DE-102016109869-B4 - Eingebetteter Logikanalysator und integrierte Schaltung mit demselben

Abstract

Eingebetteter Logikanalysator (50) einer integrierten Schaltung (10) mit: einem Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf einem Eingangsdatensignal (INDT) von einem der Funktionsblöcke (11-17), die in der integrierten Schaltung (10) enthalten sind, so dass die Vergleichsfreigabesignale (CMPEN) jeweils basierend auf verschiedenen Vergleichsbedingungen aktiviert werden; einem Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an den Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; und eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF), wobei der Vergleichsblock (100) enthält: eine Mehrzahl von Vergleichsschaltungen (COMP1-COMP8), wobei jede Vergleichsschaltung (COMP1-COMP8) konfiguriert ist zum Erzeugen eines Freigabesignals (CMPEN1-CMPEN8) von den Vergleichsfreigabesignalen (CMPEN) basierend auf dem Eingabedatensignal (INDT) und einem Steuersignal von den Vergleichssteuersignalen (CMPCON), welche die Vergleichsbedingungen angeben, wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) konfiguriert ist zum: Schieben eines von dem Eingangsdatensignal (INDT) und einem ersten verschobenen Datensignal von einer zweiten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) zum Erzeugen eines zweiten verschobenen Datensignals und Vergleichen des zweiten verschobenen Datensignals mit einem von einem Referenzdatensignal und einem dritten verschobenen Datensignal von einer dritten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals.

Inventors

• Joon-Won Ko

Assignees

• SAMSUNG ELECTRONICS CO., LTD.

Dates

Publication Date

20260507

Application Date

20160530

Priority Date

20150813

Claims (18)

1. Eingebetteter Logikanalysator (50) einer integrierten Schaltung (10) mit: einem Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf einem Eingangsdatensignal (INDT) von einem der Funktionsblöcke (11-17), die in der integrierten Schaltung (10) enthalten sind, so dass die Vergleichsfreigabesignale (CMPEN) jeweils basierend auf verschiedenen Vergleichsbedingungen aktiviert werden; einem Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an den Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; und eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF), wobei der Vergleichsblock (100) enthält: eine Mehrzahl von Vergleichsschaltungen (COMP1-COMP8), wobei jede Vergleichsschaltung (COMP1-COMP8) konfiguriert ist zum Erzeugen eines Freigabesignals (CMPEN1-CMPEN8) von den Vergleichsfreigabesignalen (CMPEN) basierend auf dem Eingabedatensignal (INDT) und einem Steuersignal von den Vergleichssteuersignalen (CMPCON), welche die Vergleichsbedingungen angeben, wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) konfiguriert ist zum: Schieben eines von dem Eingangsdatensignal (INDT) und einem ersten verschobenen Datensignal von einer zweiten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) zum Erzeugen eines zweiten verschobenen Datensignals und Vergleichen des zweiten verschobenen Datensignals mit einem von einem Referenzdatensignal und einem dritten verschobenen Datensignal von einer dritten Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals.
2. Eingebetteter Logikanalysator (50) nach Anspruch 1 , weiter mit: einem Haupt-Controller (400), der konfiguriert ist zum Erzeugen von Vergleichssteuersignalen (CMPCON), welche die Vergleichsbedingungen anzeigen, Operationssteuersignalen (OPTCON), welche die Logikoperation des Operationsblockes (200) steuern und Packer-Steuersignalen (PCKCON), welche eine Operation der Packer-Schaltung (300) steuern.
3. Eingebetteter Logikanalysator (50) nach Anspruch 1 , wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) konfiguriert ist zum Schieben des Eingangsdatensignals (INDT) zum Erzeugen eines verschobenen Datensignals (CMPDT1-CMPDT8) und konfiguriert ist zum Vergleichen des verschobenen Datensignals (CMPDT1-CMPDT8) mit einem Referenzdatensignal (CMPVL) zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals (CMPEN1-CMPEN8).
4. Eingebetteter Logikanalysator nach Anspruch 1 , wobei zumindest eine erste Vergleichsschaltung der Mehrzahl von Vergleichsschaltungen enthält: ein erstes Schieberegister (LSR), das konfiguriert ist zum Schieben des Eingangsdatensignals nach links als Antwort auf erste Bits eines Schiebesteuersignals (SFT), wobei die ersten Bits eine Schiebeanzahl nach links wiedergeben; ein zweites Schieberegister (RSR), das konfiguriert ist zum Schieben eines Ausgangssignals (SFDT) des ersten Schieberegisters (LSR) nach rechts als Antwort auf zweite Bits des Schiebesteuersignals (SFT), wobei die zweiten Bits eine Schiebeanzahl nach rechts wiedergeben; und einen Vergleicher (CMP), der konfiguriert ist zum Vergleichen eines Ausgangssignals (CMPDT) des zweiten Schieberegisters (RSR) mit einem Referenzdatensignal (CMPVL) als Antwort auf dritte Bits des Schiebesteuersignals (SFT) zum Erzeugen des durch die erste Vergleichsschaltung erzeugten Freigabesignals (CMPEN), wobei die dritten Bits eine Vergleichsbitanzahl wiedergeben.
5. Eingebetteter Logikanalysator nach Anspruch 3 , wobei der Vergleichsblock weiter enthält: einen Multiplexer (MX2), der konfiguriert ist zum Auswählen eines Signals von dem Eingangsdatensignal (INDT) und von Schiebedatensignalen (CMPDT1), welche durch die Mehrzahl von Vergleichsschaltungen (COMP1-COMP8) erzeugt wurden und zum Ausgeben des ausgewählten Signals als das Erfassungsdatensignal (CPDT).
6. Eingebetteter Logikanalysator nach Anspruch 1 , wobei der Operationsblock (200) enthält: eine erste Operationsschaltung (210), die konfiguriert ist zum Erzeugen eines Startauslösefreigabesignals (STREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Startauslösesteuersignal (STROP); eine zweite Operationsschaltung (220), die konfiguriert ist zum Erzeugen eines Endauslösefreigabesignals (ETREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Endauslösesteuersignal (ETROP); und eine dritte Operationsschaltung (230), die konfiguriert ist zum Erzeugen eines Schreibfreigabesignals (WREN), basierend auf den Vergleichsfreigabesignalen (CMPEN) und einem Vergleichsfreigabesteuersignal (WENOP).
7. Eingebetteter Logikanalysator nach Anspruch 6 , wobei jede von der ersten Operationsschaltung (210), der zweiten Operationsschaltung (220) und der dritten Operationsschaltung (230) enthält: eine Mehrzahl von Multiplexern (211-215), die konfiguriert sind zum Ausgeben von ersten ausgewählten Signalen (SCMPEN1-SCMPEN4), welche von den Vergleichsfreigabesignalen (CMPEN1-CMPEN8) ausgewählt wurden, so dass die ersten ausgewählten Signale (SCMPEN1-SCMPEN5) einem Teil der Vergleichsfreigabesignale entsprechen als Antwort auf jedes von dem Startauslösesteuersignal (STROP), dem Endauslösesteuersignal (ETROP) und dem Schreibfreigabesteuersignal (WNOP); und eine Operatorschaltung (216), die konfiguriert ist zum Durchführen einer Logikoperation an den ersten ausgewählten Signalen (SCMPEN1-SCMPEN6) als Antwort auf jedes von dem Startauslösesteuersignal (STROP), dem Endauslösesteuersignal (ETROP) und dem Schreibfreigabesteuersignal (WNOP) zum Erzeugen jedes von dem Startauslösefreigabesignal (STREN), dem Endauslösefreigabesignal (ETREN) und dem Schreibfreigabesignal (WREN).
8. Eingebetteter Logikanalysator nach Anspruch 6 , wobei der Operationsblock (200) weiter enthält: einen Zeitcontroller (250), der konfiguriert ist zum Erzeugen des Schreibeinschaltsignals (WRON), welches Start- und Endzeitpunkte der Datenerfassungsdauer anzeigt, als Antwort auf das Startauslösefreigabesignal (STREN), das Endauslösefreigabesignal (ETREN) und ein Zeitsteuersignal (TMCON); und ein Logikgatter (260), das konfiguriert ist zum Erzeugen des Datenfreigabesignals (DTEN), basierend auf dem Schreibeinschaltsignal (WRON) und dem Schreibfreigabesignal (WREN).
9. Eingebetteter Logikanalysator nach Anspruch 8 , wobei der Zeitcontroller (250) enthält: eine erste Logikschaltung (251), die konfiguriert ist zum Erzeugen eines Schreibstartsignals (WSTT), das den Startzeitpunkt der Datenerfassungsdauer anzeigt; eine zweite Logikschaltung (252), die konfiguriert ist zum Erzeugen eines Schreibendsignals (WEND), welches den Endzeitpunkt der Datenerfassungsdauer anzeigt; einen internen Zeitmesser (253), der konfiguriert ist zum Bereitstellen einer relativen Zeit der Datenerfassung; und einen Zähler (254), der konfiguriert ist zum Zählen von Aktivierungsanzahlen des Startauslösefreigabesignals (STREN) und des Endauslösefreigabesignals (ETREN).
10. Eingebetteter Logikanalysator nach Anspruch 6 , wobei die erste Operationsschaltung (210) konfiguriert ist zum Variieren des Startauslösesteuersignals (STROP), basierend auf einer Anzahl von Aktivierungen des Startauslösefreigabesignals (STREN) und die zweite Operationsschaltung konfiguriert ist zum Variieren des Endauslösesteuersignals (ETROP), basierend auf einer Anzahl von Aktivierungen des Endauslösefreigabesignals (ETREN).
11. Eingebetteter Logikanalysator nach Anspruch 1 , wobei die Packer-Schaltung (300) enthält: eine Datenextrahierschaltung (311), die konfiguriert ist zum Erzeugen von Datenbitsignalen (DB1-DB4), basierend auf dem Erfassungsdatensignal (CPDT), wobei die Datenbitsignale (DB1-DB4) alle verschiedene Anzahlen von Bits aufweisen; eine Zeitinformationsextrahierschaltung (312), die konfiguriert ist zum Erzeugen von Zeitinformationsbitsignalen (TIB1-TIB4), basierend auf dem Zeitinformationssignal (TMINF), wobei die Zeitinformationsbitsignale (TIB1-TIB4) alle verschiedene Anzahlen von Bits aufweisen; eine Synthetisierschaltung (313), die konfiguriert ist zum Kombinieren der Datenbitsignale (DB1-DB4) und der Zeitinformationsbitsignale (TIB1-TIB4) zum Erzeugen von kombinierten Datensignalen (SYND1-SYND4), die alle eine gleiche Anzahl von Bits aufweisen; und einen Multiplexer (314), der konfiguriert ist zum selektiven Ausgeben eines von den kombinierten Datensignalen (SYND1-SYND4) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitgrößensignal (TMSZ).
12. Eingebetteter Logikanalysator nach Anspruch 1 , wobei die Packer-Schaltung (302) enthält: eine Datenextrahierschaltung (321), die konfiguriert ist zum Erzeugen eines Datenbitsignals (DB) einer festen Bitanzahl, basierend auf dem Erfassungsdatensignal (CPDT); eine Zeitinformationsextrahierschaltung (322), die konfiguriert ist zum Erzeugen eines Zeitinformationsbitsignals (TIB) der festen Bitanzahl, basierend auf dem Zeitinformationssignal (TMINF); und einen Multiplexer (323), der konfiguriert ist zum selektiven Ausgeben eines von dem Datenbitsignal (DB) und dem Zeitinformationsbitsignal (TIB) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitspannensignal (TMPD).
13. Eingebetteter Logikanalysator nach Anspruch 1 , wobei die Packer-Schaltung (300; 301; 302) konfiguriert ist zum Einstellen einer Anzahl von Bits, die erfasst wurden für die Erfassungsdaten von einer Gesamtheit von Bits des Erfassungsdatensignals (CPDT) als Antwort auf ein Bitbreitensignal (BTWD).
14. Eingebetteter Logikanalysator (50) nach Anspruch 1 , weiter mit: einer Eingabeauswahlschaltung, die konfiguriert ist zum Auswählen eines der Logiksignale von den Funktionsblöcken (11-17) als das Eingangsdatensignal (INDT).
15. Integrierte Schaltung (10) mit: dem eingebetteten Logikanalysator (50) nach Anspruch 1 ; einer Verbindungsschaltung (20); und den Funktionsblöcken (11-17), wobei die Funktionsblöcke (11-17) mit der Verbindungsschaltung (20) verbunden sind und wobei der eingebettete Logikanalysator (50) direkt mit zumindest einem von den Funktionsblöcken (11-17) verbunden ist.
16. Eingebetteter Logikanalysator (50) mit einer integrierten Schaltung (10), aufweisend: eine Eingangsauswahlschaltung (500), die konfiguriert ist zum Auswählen eines der Logiksignale (INLOG1-INLOGn) von in der integrierten Schaltung (10) enthaltenen Funktionsblöcken (11-17) als ein Eingangsdatensignal (INDT) und zum Bereitstellen des Eingangsdatensignals (INDT); einen Vergleichsblock (100), der konfiguriert ist zum Erzeugen eines Erfassungsdatensignals (CPDT) und einer Mehrzahl von Vergleichsfreigabesignalen (CMPEN), basierend auf dem Eingangsdatensignal (INDT), so dass die Vergleichsfreigabesignale (CMPEN) jeweils aktiviert werden, basierend auf verschiedenen Vergleichsbedingungen; einen Operationsblock (200), der konfiguriert ist zum Durchführen einer Logikoperation an den Vergleichsfreigabesignalen (CMPEN) zum Erzeugen eines Datenfreigabesignals (DTEN), welches eine Datenerfassungszeit anzeigt; eine Packer-Schaltung (300), die konfiguriert ist zum Erzeugen eines Packer-Datensignals (PCKDT) mit Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal (CPDT), dem Datenfreigabesignal (DTEN) und einem Zeitinformationssignal (TMINF); und einen Haupt-Controller (400), der konfiguriert ist zum Steuern von Operationen der Eingangsauswahlschaltung (500), des Vergleichsblocks (100), des Operationsblocks (200) und der Packer-Schaltung (300), wobei die Packer-Schaltung (300) enthält: eine Datenextrahierschaltung (311), die konfiguriert ist zum Erzeugen von Datenbitsignalen (DB1-DB4), basierend auf dem Erfassungsdatensignal (CPDT), wobei die Datenbitsignale (DB1-DB4) alle verschiedene Anzahlen von Bits aufweisen; eine Zeitinformationsextrahierschaltung (312), die konfiguriert ist zum Erzeugen von Zeitinformationsbitsignalen (TIB1-TIB4), basierend auf dem Zeitinformationssignal (TMINF), wobei die Zeitinformationsbitsignale (TIB1-TIB4) alle verschiedene Anzahlen von Bits aufweisen; eine Synthetisierschaltung (313), die konfiguriert ist zum Kombinieren der Datenbitsignale (DB1-DB4) und der Zeitinformationsbitsignale (TIB 1-TIB4) zum Erzeugen von kombinierten Datensignalen (SYND1-SYND4), die alle eine gleiche Anzahl von Bits aufweisen; und einen Multiplexer (314), der konfiguriert ist zum selektiven Ausgeben eines von den kombinierten Datensignalen (SYND1-SYND4) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitgrößensignal (TMSZ).
17. Eingebetteter Logikanalysator mit: einer ersten Schaltung, die konfiguriert ist zum: Empfangen von Eingangsdaten, welche von zumindest einem Funktionsblock einer integrierten Schaltung erzeugt wurden, und Erzeugen von Erfassungsdaten, basierend auf Referenzdatensignalen und den Eingangsdaten; und einer zweiten Schaltung, die konfiguriert ist zum Erzeugen eines Packer-Datensignals mit Fehlerbeseitigungsinformation der integrierten Schaltung durch Kombinieren von Erfassungsdaten und Erfassungszeitinformation, basierend auf dem Erfassungsdatensignal, wobei die zweiten Schaltung enthält: eine Datenextrahierschaltung (321), die konfiguriert ist zum Erzeugen eines Datenbitsignals (DB) einer festen Bitanzahl, basierend auf dem Erfassungsdatensignal (CPDT); eine Zeitinformationsextrahierschaltung (322), die konfiguriert ist zum Erzeugen eines Zeitinformationsbitsignals (TIB) der festen Bitanzahl, basierend auf dem Zeitinformationssignal (TMINF); und einen Multiplexer (323), der konfiguriert ist zum selektiven Ausgeben eines von dem Datenbitsignal (DB) und dem Zeitinformationsbitsignal (TIB) als das Packer-Datensignal (PCKDT), basierend auf einem Zeitspannensignal (TMPD).
18. Eingebetteter Logikanalysator nach Anspruch 17 , weiter mit: einem Operationsblock, wobei die erste Schaltung weiter konfiguriert ist zum Erzeugen von ersten Freigabesignalen, wobei der Operationsblock konfiguriert ist zum Durchführen einer Logikoperation, basierend auf den ersten Freigabesignalen zum Erzeugen eines Datenfreigabesignals, welches eine Datenerfassungszeit anzeigt, und wobei die zweite Schaltung konfiguriert ist zum Erzeugen des Packer-Datensignals, basierend auf dem Datenfreigabesignal, dem Erfassungsdatensignal und einem Zeitinformationssignal.

Description

HINTERGRUND 1. Technisches Gebiet Beispielhafte Ausführungsformen beziehen sich allgemein auf integrierte Halbleiterschaltungen und insbesondere auf einen eingebetteten Logikanalysator und eine integrierte Schaltung mit dem eingebetteten Logikanalysator. 2. Diskussion der verwandten Technik Wenn eine entwickelte integrierte Schaltung fehlerhaft arbeitet, wird ein Fehlerbeseitigungsverfahren (Debugging-Verfahren) durchgeführt zum Suchen und Lösen des Problems. Funktionsblöcke, wie z.B. eine zentrale Verarbeitungseinheit (CPU), ein digitaler Signalprozessor (DSP), usw., die mit einem Hauptbus verbunden sind, können von Fehlern befreit (debuggt) werden unter Verwendung einer Joint-Test-Action-Group (JTAG)-Architektur usw. Zur Fehlerbeseitigung von Schaltungen, wie z.B. einer internen Logik eines Modemblocks, der nicht direkt mit dem Hauptbus verbunden ist, müssen interne Signale an eine externe Vorrichtung extrahiert werden zum Analysieren der internen Signale. Die Chip-Größe wird erhöht und die Produktivität wird verschlechtert, da viele Eingangs-/Ausgangskontakte für das Extrahieren der internen Signale belegt sind. US 2006 / 0 156 290 A1 und US 2014 / 0 053 026 A1 betreffen integrierte Schaltungen. KURZFASSUNG Die Erfindung ist in den beiliegenden Ansprüchen dargelegt. KURZE BESCHREIBUNG DER ZEICHNUNGEN Das obige und weitere Merkmale sowie Vorteile von beispielhaften Ausführungsformen der erfinderischen Konzepte werden anschaulicher durch Beschreiben von beispielhaften Ausführungsformen der erfinderischen Konzepte im Detail mit Bezug auf die beigefügten Zeichnungen. Die beigefügten Zeichnungen sind dazu gedacht, beispielhafte Ausführungsformen der erfinderischen Konzepte darzustellen und sollten nicht so interpretiert werden, dass sie den beabsichtigten Umfang der Ansprüche beschränken. Die beigefügten Zeichnungen sollten nicht als maßstabsgerecht betrachtet werden, außer es ist explizit angegeben.1 ist ein Blockschaltplan, der eine integrierte Schaltung gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.2 ist ein Blockschaltplan, der einen eingebetteten Logikanalysator gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.3 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Vergleichsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.4 ist ein Diagramm, welches eine in dem Vergleichsblock aus 3 enthaltene Vergleichseinheit gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.5 ist ein Diagramm zum Beschreiben einer Operation der Vergleichseinheit aus 4.6 ist ein Diagramm, das einen Datenselektor zum Ausgeben eines Erfassungsdatensignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.7 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Operationsblock gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.8 ist ein Zeitablaufdiagramm, das Operationen eines Zeitcontrollers und eines Logikgatters, die in dem Operationsblock aus 7 enthalten sind, darstellt.9 ist ein Diagramm, das eine in dem Operationsblock aus 7 enthaltene erste Operationseinheit gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.10 ist ein Diagramm, das einen Zeitcontroller, der in dem Operationsblock aus 7 enthalten ist, gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.11A bis 11F sind Diagramme, die beispielhafte Operationen des Zeitcontrollers aus 10 darstellen.12 ist ein Diagramm, das einen Steuersignalselektor zum Variieren eines Auslösesteuersignals gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.13 ist ein Diagramm, das eine Operation des Steuersignalselektors aus 12 darstellt.14 ist ein Blockschaltplan, der einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Packer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.15 ist ein Diagramm, das durch den Packer aus 14 erzeugte kombinierte Datensignale darstellt.16 ist ein Blockdiagramm, das einen in dem eingebetteten Logikanalysator aus 2 enthaltenen Packer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.17A, 17B und 17C sind Diagramme, die Beispiele von Packer-Datensignalen, die von dem Packer aus 16 erzeugt wurden, darstellen.18 ist ein Diagramm, das einen in dem Packer aus 16 enthaltenen Datenextrahierer gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.19 ist ein Diagramm, das von dem Datenextrahierer von 18 erzeugte Datensignale gemäß zumindest einigen beispielhaften Ausführungsformen der erfinderischen Konzepte darstellt.20 ist ein Blockschaltplan, der einen eingebettet