DE-102022113175-B4 - SEKUNDÄRE KREUZKOPPLUNGSWIRKUNG IN SPEICHERVORRICHTUNG MIT HALBKREIS-DRAIN-SIDE-SELECT-GATE UND GEGENMASSNAHME

Abstract

Speichereinrichtung (100), aufweisend: Speicherzellen (MC, 682, 683), die mit einer von einer Vielzahl von Wortleitungen (WLLO-WLL10) verbunden und in Ketten (NS1, NS2) angeordnet und eingerichtet sind, um eine Schwellenspannung zu halten; wobei jede der Ketten (NS1, NS2) eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) auf einer Drain-Side der einen der Kettenstrings aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) einschließt, die mit einer von einer Vielzahl von Bitleitungen (BL0, BL1, ...) verbunden sind und mit den Speicherzellen (MC, 682, 683) der einen der Ketten (NS1, NS2) gekoppelt sind; und Steuerungsmittel (110, 122), die mit der Vielzahl von Wortleitungen (WLL0-WLL10) und der Vielzahl von Bitleitungen (BL0, BL1, ...) und der Vielzahl von Drain-Side-Select-Gate-Transistoren (SGDT) gekoppelt sind und eingerichtet sind zum: Anlegen einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während eines Speichervorgangs, und gleichzeitiges Anlegen einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während des Speichervorgangs, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet, wobei die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) adaptiv anzupassen.

Inventors

• Xiang Yang

Assignees

• Sandisk Technologies, Inc. (n.d.Ges.d. Staates Delaware)

Dates

Publication Date

20260507

Application Date

20220524

Priority Date

20210928

Claims (17)

1. Speichereinrichtung (100), aufweisend: Speicherzellen (MC, 682, 683), die mit einer von einer Vielzahl von Wortleitungen (WLLO-WLL10) verbunden und in Ketten (NS1, NS2) angeordnet und eingerichtet sind, um eine Schwellenspannung zu halten; wobei jede der Ketten (NS1, NS2) eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) auf einer Drain-Side der einen der Kettenstrings aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) einschließt, die mit einer von einer Vielzahl von Bitleitungen (BL0, BL1, ...) verbunden sind und mit den Speicherzellen (MC, 682, 683) der einen der Ketten (NS1, NS2) gekoppelt sind; und Steuerungsmittel (110, 122), die mit der Vielzahl von Wortleitungen (WLL0-WLL10) und der Vielzahl von Bitleitungen (BL0, BL1, ...) und der Vielzahl von Drain-Side-Select-Gate-Transistoren (SGDT) gekoppelt sind und eingerichtet sind zum: Anlegen einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während eines Speichervorgangs, und gleichzeitiges Anlegen einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während des Speichervorgangs, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet, wobei die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) adaptiv anzupassen.
2. Speichereinrichtung (100) nach Anspruch 1 , wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung ist.
3. Speichereinrichtung (100) nach Anspruch 1 , wobei sich die Vielzahl von Wortleitungen (WLL0-WLL10) und eine Vielzahl von dielektrischen Schichten (DL0-DL19) horizontal erstrecken und sich in abwechselnder Weise in einem Stapel (610) überlappen und die Ketten (NS1, NS2) sich vertikal durch den Stapel (610) erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGD) einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) und den Speicherzellen (MC, 682, 683) für jede der Ketten (NS1, NS2) verbunden sind, und die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um eine ausgewählte andere Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGDT) während des Speichervorgangs anzulegen, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung ist.
4. Speichereinrichtung (100) gemäß Anspruch 1 , wobei die Steuerungsmittel (110, 122) weiterhin eingerichtet sind zum: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Zählen einer oberen Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Inkrementieren der Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung und Zurückkehren zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist; Einstellen der ausgewählten Oberspannung als eine adaptive ausgewählte Oberspannung, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist, entspricht; und Fortsetzen des Speichervorgangs unter Verwendung der adaptiven ausgewählten Oberspannung.
5. Speichereinrichtung (100) nach Anspruch 1 , wobei der Speichervorgang ein Programmvorgang ist und die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um mindestens einen Programmimpuls einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) während des Programmvorgangs angelegt wird.
6. Speichereinrichtung (100) nach Anspruch 1 , wobei der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang ist, und die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um eine von einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) anzulegen, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) während des einen des Lesevorgangs und des Verifizierungsvorgangs angelegt wird.
7. Speichereinrichtung (100) nach Anspruch 1 , wobei die Ketten (NS1, NS2) in eine Gruppe von Ketten gruppiert sind, die eine Kettenmenge der Ketten einschließen, wobei die Speichereinrichtung (100) weiterhin eine Vielzahl von Treibern (605) einschließt, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind, wobei die Kettenmenge der Ketten größer ist als eine Treibergröße der Vielzahl von Treibern (605), und die Steuerungsmittel (110, 122) weiterhin eingerichtet sind, um mindestens eine der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung auszuwählen, basierend darauf, welcher der Vielzahl von Treibern (605) mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.
8. Steuerung (110, 122) in Kommunikation mit einer Speichereinrichtung (100), die Speicherzellen (MC, 682, 683) einschließt, die mit einer von einer Vielzahl von Wortleitungen (WLL0-WLL10) verbunden und in Ketten (NS1, NS2) angeordnet sind und eingerichtet sind, um eine Schwellenspannung zu speichern, wobei jede der Ketten (NS1, NS2) eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) auf einer Drain-Side der einen der Ketten (NS1, NS2) aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) aufweist, die mit einer von einer Vielzahl von Bitleitungen (BL0, BL1, ...) verbunden sind und mit den Speicherzellen (MC, 682, 683) der einen der Ketten (NS1, NS2) gekoppelt sind, wobei die Steuerung (110, 122) eingerichtet ist zum: Anweisen der Speichereinrichtung (100), während eines Speichervorgangs eine nicht ausgewählte Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) anzulegen; und gleichzeitiges Anweisen der Speichereinrichtung (100), eine ausgewählte Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während des Speichervorgangs anzulegen, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet, wobei die Steuerung (110, 122) weiterhin eingerichtet ist, um die ausgewählte Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) adaptiv anzupassen.
9. Steuerung (110, 122) nach Anspruch 8 , wobei sich die Vielzahl von Wortleitungen (WLL0-WLL10) und eine Vielzahl von dielektrischen Schichten (DL0-DL19) horizontal erstrecken und sich in abwechselnder Weise in einem Stapel (610) überlappen und die Ketten (NS1, NS2) sich vertikal durch den Stapel (610) erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGD) einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) und den Speicherzellen (MC, 682, 683) für jede der Ketten (NS1, NS2) verbunden sind, und die Steuerung (110, 122) weiterhin eingerichtet ist, um die Speichervorrichtung (100) anzuweisen, eine ausgewählte andere Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGD) während des Speichervorgangs anzulegen, wobei die nicht ausgewählte Oberspannung kleiner als die ausgewählte andere Spannung ist.
10. Steuerung (110, 122) gemäß Anspruch 8 , wobei die Steuerung (110, 122) weiterhin eingerichtet ist zum: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Anweisen der Speichervorrichtung (100), eine obere Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung zu zählen; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Anweisen der Speichervorrichtung (100), die Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung zu inkrementieren und zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist, zurückzukehren; Anweisen der Speichervorrichtung (100), die ausgewählte Oberspannung als eine adaptive ausgewählte Oberspannung anzulegen, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist, entspricht; und Anweisen der Speichervorrichtung (100), den Speichervorgang unter Verwendung der adaptiven nicht ausgewählten Oberspannung fortzusetzen.
11. Verfahren zum Betreiben einer Speichervorrichtung (100), die Speicherzellen (MC, 682, 683) einschließt, die mit einer von einer Vielzahl von Wortleitungen (WLL0-WLL10) verbunden und in Ketten (NS1, NS2) angeordnet sind und eingerichtet sind, um eine Schwellenspannung zu speichern, wobei jede der Ketten (NS1, NS2) eine Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) auf einer Drain-Side der einen der Ketten (NS1, NS2) aufweist und einen von einer Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) einschließt, die mit einer von einer Vielzahl von Bitleitungen (BL0, BL1, ...) verbunden sind und mit den Speicherzellen (MC, 682, 683) der einen der Ketten (NS1, NS2) gekoppelt sind, wobei das Verfahren die folgenden Schritte aufweist: Anlegen einer nicht ausgewählten Oberspannung an nicht ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während eines Speichervorgangs; und gleichzeitiges Anlegen einer ausgewählten Oberspannung an ausgewählte der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) während des Speichervorgangs, wobei sich die nicht ausgewählte Oberspannung absichtlich von der ausgewählten Oberspannung unterscheidet, wobei das Verfahren weiterhin den Schritt des adaptiven Einstellens der ausgewählten Oberspannung basierend auf einer Transistorschwellenspannung der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) einschließt.
12. Verfahren nach Anspruch 11 , wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte Oberspannung ist.
13. Verfahren nach Anspruch 11 , wobei sich die Vielzahl von Wortleitungen (WLL0-WLL10) und eine Vielzahl von dielektrischen Schichten (DL0-DL19) horizontal erstrecken und sich in abwechselnder Weise in einem Stapel (610) überlappen und die Ketten (NS1, NS2) sich vertikal durch den Stapel (610) erstrecken, wobei die Vielzahl von Drain-Side-Select-Gate-Transistoren (SGD, SGDT) einen von einer Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGD) einschließen, die in Reihe zwischen dem einen der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) und den Speicherzellen (MC, 682, 683) für jede der Ketten (NS1, NS2) verbunden sind, wobei das Verfahren weiterhin den Schritt des Anlegens einer ausgewählten anderen Spannung an ausgewählte der Vielzahl von anderen Drain-Side-Select-Gate-Transistoren (SGD) während des Speichervorgangs einschließt, wobei die nicht ausgewählte Oberspannung niedriger als die ausgewählte andere Spannung ist.
14. Verfahren nach Anspruch 11 , weiterhin einschließend die folgenden Schritte: Initialisieren einer Erfassungsschwellenspannung als eine vorbestimmte Erfassungsschwellenspannung als Reaktion auf das Empfangen eines Speicherbetriebsbefehls; Zählen einer oberen Drain-Side-Select-Gate-Menge von einer der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung; Bestimmen, ob die obere Drain-Side-Select-Gate-Menge kleiner ist ein Erfassungsschwellenwert der oberen Drain-Side-Select-Gate-Menge ist; Inkrementieren der Erfassungsschwellenspannung durch eine Delta-Erfassungsschwellenspannung und Zurückkehren zum Zählen der oberen Drain-Side-Select-Gate-Menge der Vielzahl von oberen Drain-Side-Select-Gate-Transistoren (SGDT) mit der Transistorschwellenspannung über der Erfassungsschwellenspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge nicht kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist; Einstellen der ausgewählten Oberspannung als eine adaptive ausgewählte Oberspannung, die der Erfassungsschwellenspannung plus einer vorbestimmten festen Übersteuerungsspannung als Reaktion darauf, dass die obere Drain-Side-Select-Gate-Menge kleiner als ein oberer Erfassungsschwellenwert der Drain-Side-Select-Gate-Menge ist, entspricht; und Fortsetzen des Speichervorgangs unter Verwendung der adaptiven ausgewählten Oberspannung.
15. Verfahren nach Anspruch 11 , wobei der Speichervorgang ein Programmvorgang ist und das Verfahren weiterhin den Schritt des Anlegens mindestens eines Programmimpulses einer Programmspannung an ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) einschließt, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) während des Programmvorgangs angelegt wird.
16. Verfahren nach Anspruch 11 , wobei der Speichervorgang eines von einem Lesevorgang und einem Verifizierungsvorgang ist, und das Verfahren weiterhin die Schritte des Anlegens einer Lesespannung und einer Verifizierungsspannung an ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) einschließt, während eine Durchlassspannung an nicht ausgewählte der Vielzahl von Wortleitungen (WLL0-WLL10) während des Lesevorgangs und des Verifizierungsvorgangs angelegt wird.
17. Verfahren nach Anspruch 11 , wobei die Ketten (NS1, NS2) in eine Gruppe von Ketten gruppiert sind, die eine Kettenmenge der Ketten einschließen, wobei die Speichervorrichtung (100) weiterhin eine Vielzahl von Treibern (605) einschließt, die jeweils mit einer oder mehreren der Ketten der Gruppe von Ketten gekoppelt sind, wobei die Kettenmenge der Ketten größer als eine Treibergröße der Vielzahl von Treibern (605) ist, und das Verfahren weiterhin den Schritt des Auswählens mindestens einer der nicht ausgewählten Oberspannung und der ausgewählten Oberspannung einschließt, basierend darauf, welcher der Vielzahl von Treibern (605) mit jeder der einen oder mehreren der Ketten der Gruppe von Ketten gekoppelt ist.

Description

GEBIET Die vorliegende Anmeldung bezieht sich auf nichtflüchtige Speichereinrichtungen und den Betrieb von nichtflüchtigen Speichereinrichtungen. HINTERGRUND Dieser Abschnitt liefert Hintergrundinformationen in Bezug auf die Technologie, die mit der vorliegenden Offenbarung verbunden ist, und ist somit nicht notwendigerweise Stand der Technik. Halbkreis-Drain-Side-Select-Gate-Speichertechnologie („SC-SGD“-Speichertechnologie) bietet mehrere Vorteile, einschließlich einer reduzierten Chipgröße. Um SC-SGD herzustellen, wird Ätztechnologie verwendet, um Speicherlöcher zu schneiden, wodurch sie ihre halbkreisförmige Form erhalten, und ein Block oder eine Reihe in mehrere Zeichenfolgen getrennt wird. Je nach dem Verfahren, das zur Herstellung des SC-SGD verwendet wird, können bestimmte Ineffizienzen auftreten. Zum Beispiel wird das Schneiden eines Speicherlochs mindestens einige Abschnitte der SC-SGD entfernen, wie die Metallschicht, die ansonsten elektrische Felder von der Kanal- und/oder Charge-Trap-Schicht abschirmt. Somit kann die SC-SGD durch ein „benachbartes“ elektrisches Feld beeinflusst werden, was dazu führt, dass ein parasitärer Transistor entlang des SC-SGD-Transistors leckt. In einigen Fällen führt dies dazu, dass ein Messverstärker fälschlicherweise bestimmt, dass das SC-SGD leitet, was bestimmte Messvorgänge beeinträchtigen kann. Aufgrund der Ätzvariation können auch einige Dies auf eine SGD-Schicht gekürzt werden, während andere auf Schichten gekürzt werden können, die Dummy-Wortleitungen bilden. Folglich sind elektrische Felder, wie jene, die durch schwache Löschvorspannung auf den Dummy-Wortleitungen vom Wortleitungszyklus eingeführt werden, bekannt, um die Schwellenspannung von SC-SGD zu verzerren (z. B. herunterzuschalten) und somit die Gesamtschwellenspannung einer Speicherstruktur ändern. Dementsprechend besteht ein Bedarf an verbesserten nichtflüchtigen Speichereinrichtungen und Betriebsverfahren. Weiterhin können die Offenbarungen der US 2021 / 0 296 360 A1 und der DE 11 2020 000 174 T5 gegebenenfalls hilfreich für das Verständnis der vorliegenden Erfindung sein. Die US 2021 / 0 296 360 A1 betrifft ein dreidimensionales Speicherarray mit doppelter Dichte. In einer Ausführungsform umfasst ein dreidimensionales (3D) Array mit doppelter Dichte eine Kette von Speicherbauelementen, die so konfiguriert sind, dass ein erster Teil der Speicherbauelemente einen ersten Kanal bildet und ein zweiter Teil der Speicherbauelemente einen zweiten Kanal bildet. Das Array umfasst außerdem eine Vielzahl von Wortleitungen, die mit der Kette von Speicherbauelementen gekoppelt sind. Jede Wortleitung ist mit einem Speicherbauelement, das den ersten Kanal bildet, und einem Speicherbauelement, das den zweiten Kanal bildet, gekoppelt. Das Array umfasst außerdem mindestens ein Drain-Auswahlgate, das den ersten und den zweiten Kanal mit einer Bitleitung koppelt. Die DE 11 2020 000 174 T5 offenbart eine Vorrichtung mit einem Speicherarray mit einem ersten Satz von NAND-Ketten und einem zweiten Satz von NAND-Ketten, wobei der erste Satz von NAND-Ketten und der zweite Satz von NAND-Ketten durch eine gemeinsamen Bitleitung verbunden sind. Der erste Satz von NAND-Ketten ist mit einer ersten Sourceleitung verbunden und der zweite Satz von NAND-Ketten ist mit einer zweiten Sourceleitung verbunden. Eine oder mehrere Steuerschaltungen stehen in Kommunikation mit dem Speicherarray, wobei die eine oder die mehreren Steuerschaltungen zum Identifizieren einer ersten Wortleitung innerhalb des Speicherarrays eingerichtet sind, die mit einer ersten Gruppe von dem ersten Satz von NAND-Ketten zugeordneten Speicherzellen und mit einer zweiten Gruppe von dem zweiten Satz von NAND-Ketten zugeordneten Speicherzellen verbunden ist. Die eine oder die mehreren Steuerschaltungen sind zum Bestimmen einer ersten Durchlassspannung und einer zweiten Durchlassspannung, die sich von der ersten Durchlassspannung unterscheidet eingerichtet, wobei die eine oder die mehreren Steuerschaltungen eingerichtet sind, um zu bewirken, dass die erste Gruppe von Speicherzellen programmiert wird, während die erste Durchlassspannung an andere Wortleitungen angelegt wird, die sich von der ersten Wortleitung innerhalb des Speicherarrays unterscheiden, und zu bewirken, dass die zweite Gruppe von Speicherzellen programmiert wird, während die zweite Durchlassspannung an die anderen Wortleitungen innerhalb des Speicherarrays angelegt wird. KURZDARSTELLUNG Dieser Abschnitt stellt eine allgemeine Zusammenfassung der vorliegenden Offenbarung bereit und ist keine umfassende Offenbarung ihres vollen Schutzumfangs oder aller ihrer Merkmale und Vorteile. Eine Aufgabe der vorliegenden Offenbarung ist es, eine Speichervorrichtung und ein Verfahren zum Betreiben der Speichervorrichtung bereitzustellen, welche die oben erwähnten Nachteile angehen und überwinden. Dementsprechend betrifft die vorliegende Erfindung eine Speichereinrichtung gemäß Anspruch 1, eine Steuerung gemäß Anspr