DE-102024210689-A1 - Verfahren zum Bestimmen einer Entnahme-Reihenfolge von Chips aus einem Wafer

Abstract

Die Erfindung betrifft ein Verfahren (100) zum Bestimmen einer Entnahme-Reihenfolge von Chips (2) aus einem Wafer (1), umfassend die nachfolgenden Schritte: - Bereitstellen (101) von Positionsdaten hinsichtlich der einzelnen Chips (2) des Wafers (1), wobei die Positionsdaten eine Anordnung der Chips (2) auf dem Wafer (1) spezifizieren, - Ermitteln (102) wenigstens eines elektrischen Parameters der einzelnen Chips (2) des Wafers (1), - Bestimmen (103) der Entnahme-Reihenfolge auf Basis einer Korrelation zwischen den bereitgestellten Positionsdaten und dem ermittelten wenigstens einen elektrischen Parameter. Ferner betrifft die Erfindung ein Computerprogramm, eine Vorrichtung sowie ein Speichermedium zu diesem Zweck.

Inventors

• Manuel Riefer
• Christian Marc Lautensack
• Marco Salvatore Costa
• Sebastian Strache
• Mohamad Sayed

Assignees

• Robert Bosch Gesellschaft mit beschränkter Haftung

Dates

Publication Date

20260507

Application Date

20241107

Claims (11)

1. Verfahren (100) zum Bestimmen einer Entnahme-Reihenfolge von Chips (2) aus einem Wafer (1), umfassend die nachfolgenden Schritte: - Bereitstellen (101) von Positionsdaten hinsichtlich der einzelnen Chips (2) des Wafers (1), wobei die Positionsdaten eine Anordnung der Chips (2) auf dem Wafer (1) spezifizieren, - Ermitteln (102) wenigstens eines elektrischen Parameters der einzelnen Chips (2) des Wafers (1), - Bestimmen (103) der Entnahme-Reihenfolge auf Basis einer Korrelation zwischen den bereitgestellten Positionsdaten und dem ermittelten wenigstens einen elektrischen Parameter.
2. Verfahren (100) nach Anspruch 1 , dadurch gekennzeichnet , dass das Bestimmen (103) der Entnahme-Reihenfolge unter Verwendung eines Maschinenlernmodells (50) durchgeführt wird, wobei ein Training des Maschinenlernmodells (50) die folgenden Schritte umfasst: - Bereitstellen von Referenzdaten, wobei die Referenzdaten eine Zuordnung von jeweiligen Positionsdaten von einzelnen Chips (2) auf dem Wafer (1) und wenigstens einem elektrischen Parameter der einzelnen Chips (2) zu einer Leistung eines jeweiligen Moduls (3) in einem Betrieb des jeweiligen Moduls (3) umfassen, wobei das jeweilige Modul (3) eine definierte Anzahl an Chips (2) umfasst, - Ermitteln der Korrelation auf Basis der Referenzdaten zwischen den jeweiligen Positionsdaten der einzelnen Chips (2) auf dem Wafer (1) und dem wenigstens einen elektrischen Parameter der einzelnen Chips (2) in Bezug auf die Leistung des jeweiligen Moduls (3) in dem Betrieb des jeweiligen Moduls (3).
3. Verfahren (100) nach Anspruch 1 oder 2 , dadurch gekennzeichnet , dass das Verfahren (100) ferner umfasst: - Initiieren eines Einsetzens der definierten Anzahl an entnommenen Chips (2) in ein jeweiliges Modul (3), insbesondere Leistungsmodul.
4. Verfahren (100) nach Anspruch 2 , dadurch gekennzeichnet , dass das Verfahren (100) ferner umfasst: - Ermitteln der resultierenden Leistung der jeweiligen Module (3), - Speichern der ermittelten resultierenden Leistung in einem Zusammenhang mit dem wenigstens einen elektrischen Parameter der einzelnen Chips (2) des Wafers (1), - Anpassen der Korrelation auf Basis der gespeicherten ermittelten Leistung.
5. Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass das Verfahren (100) ferner umfasst: - Prädizieren eines Temperaturunterschieds zwischen eingesetzten Chips (2) in dem jeweiligen Modul (3) im Rahmen eines Betriebs des Moduls (3), um das jeweilige Modul (3) zu charakterisieren und/oder eine Funktionalität des jeweiligen Moduls (3) zu prüfen.
6. Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass die Chips (2) MOSFETs, insbesondere Siliziumkarbid-MOSFETs, sind und der wenigstens eine Parameter ausgewählt ist aus einem Drain-Source-On-Widerstand, einer Gate-Drain-Ladung, einer Gate-Source-Ladung und/oder einer Schwellenspannung der MOSFETs.
7. Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass das Verfahren (100) ferner umfasst: - Bereitstellen von Daten hinsichtlich einer Prozesshomogenität eines Herstellungsprozesses der Wafer (1), wobei das Bestimmen (103) der Entnahme-Reihenfolge ferner auf Basis der bereitgestellten Daten hinsichtlich der Prozesshomogenität durchgeführt wird.
8. Verfahren (100) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet , dass das Verfahren (100) ferner umfasst: - Definieren wenigstens einer Einschränkung, wobei die wenigstens eine Einschränkung zumindest eine Zeitvorgabe für einen Entnahme-Prozess und/oder eine maximale Temperatur in einem Betrieb für die Chips (2) vorgibt, wobei das Bestimmen (103) der Entnahme-Reihenfolge ferner auf Basis der definierten wenigstens einen Einschränkung durchgeführt wird.
9. Computerprogramm (20), umfassend Befehle, die bei der Ausführung des Computerprogramms (20) durch einen Computer (10) diesen veranlassen, das Verfahren (100) nach einem der vorhergehenden Ansprüche auszuführen.
10. Vorrichtung (10) zur Datenverarbeitung, die eingerichtet ist, das Verfahren (100) nach einem der Ansprüche 1 bis 8 auszuführen.
11. Computerlesbares Speichermedium (15), umfassend Befehle, die bei der Ausführung durch einen Computer (10) diesen veranlassen, die Schritte des Verfahrens (100) nach einem der Ansprüche 1 bis 8 auszuführen.

Description

Die Erfindung betrifft ein Verfahren zum Bestimmen einer Entnahme-Reihenfolge von Chips aus einem Wafer. Ferner betrifft die Erfindung ein Computerprogramm, eine Vorrichtung sowie ein Speichermedium zu diesem Zweck. Stand der Technik In der Leistungselektronik besteht ein Bedarf an parallelen Chips in Modulen, insbesondere in Leistungsmodulen, da eine kleinere Chipgröße in der Regel vorteilhaft ist. Die Hersteller sind bestrebt, kleinere Chips zu produzieren, da der Herstellungsprozess für kleinere Chips eine höhere Ausbeute ermöglicht. Wenn Chips in einem Leistungsmodul parallel geschaltet werden, kann das Problem einer ungleichen Stromaufteilung und einer unausgewogenen Verlustleistung zwischen den parallel geschalteten Chips auftreten, da diese nicht identisch sind. Herstellungsverfahren führen insbesondere zu Toleranzen bei den elektrischen Parametern der Chips, die die Leistung der Leistungsmodule einschränken. Beispiele für diese elektrischen Parameter sind ein Drain-Source-On-Widerstand, eine Gate-Drain-Ladung, eine Gate-Source-Ladung oder eine Schwellenspannung. Um sicherzustellen, dass die Leistungsmodule Leistungsanforderungen erfüllen, müssen Module, die bestimmte Grenzwerte verletzen, bei der Prüfung aussortiert werden. Eine hohe Unterschiedlichkeit der Chips auf Modulen kann die Ausbeute signifikant reduzieren, weshalb eine Reihenfolge bei der Entnahme der Chips aus dem Wafer entscheidend ist. Offenbarung der Erfindung Gegenstand der Erfindung ist ein Verfahren mit den Merkmalen des Anspruchs 1, ein Computerprogramm mit den Merkmalen des Anspruchs 9, eine Vorrichtung mit den Merkmalen des Anspruchs 10 sowie ein computerlesbares Speichermedium mit den Merkmalen des Anspruchs 11. Weitere Merkmale und Details der Erfindung ergeben sich aus den jeweiligen Unteransprüchen, der Beschreibung und den Zeichnungen. Dabei gelten Merkmale und Details, die im Zusammenhang mit dem erfindungsgemäßen Verfahren beschrieben sind, selbstverständlich auch im Zusammenhang mit dem erfindungsgemäßen Computerprogramm, der erfindungsgemäßen Vorrichtung sowie dem erfindungsgemäßen computerlesbaren Speichermedium, und jeweils umgekehrt, so dass bezüglich der Offenbarung der Erfindung stets auch eine wechselseitige Bezugnahme möglich ist. Gegenstand der Erfindung ist insbesondere ein Verfahren zum Bestimmen einer Entnahme(englisch: „Picking“)-Reihenfolge von Chips aus einem Wafer, umfassend:- Bereitstellen von Positionsdaten hinsichtlich der einzelnen Chips des Wafers, wobei die Positionsdaten eine Anordnung der Chips auf dem Wafer spezifizieren, d.h. in anderen Worten geben die Positionsdaten, beispielsweise durch Koordinaten in einem Koordinatensystem, an, wo die einzelnen Chips jeweils auf dem Wafer angeordnet sind,- Ermitteln wenigstens eines elektrischen Parameters der einzelnen Chips des Wafers, insbesondere im Rahmen eines Wafer-Tests, wobei der Wafer-Test auch als Wafer-Level-Testverfahren (WLT) bezeichnet und verstanden werden kann, wobei der Wafer-Test insbesondere ein Prüfprozess in der Halbleiterfertigung ist, bei dem die einzelnen Chips direkt auf dem Wafer getestet werden, bevor der Wafer in einzelne Chips geschnitten und weiterverarbeitet wird, wobei insbesondere eine Funktionalität, elektrische Eigenschaften und/oder eine Leistung jedes Chips getestet wird, um frühzeitig Defekte oder Qualitätsmängel zu identifizieren,- Bestimmen der Entnahme-Reihenfolge auf Basis einer Korrelation zwischen den bereitgestellten Positionsdaten und dem ermittelten wenigstens einen elektrischen Parameter. Durch das Verfahren gemäß der Erfindung kann durch die verbesserte Entnahme-Reihenfolge der Chips vorteilhaft eine Ausbeute (englisch: „yield“) von funktionsfähigen Modulen erhöht werden. Die Entnahme-Reihenfolge gibt insbesondere an, in welcher Reihenfolge die einzelnen Chips aus dem Wafer entnommen werden. Das Bestimmen der Entnahme-Reihenfolge kann unter Verwendung eines Maschinenlernmodells durchgeführt werden, wobei das Maschinenlernmodell ein trainiertes Maschinenlernmodell sein kann, welches in einem Training auf Basis von Referenzdaten die Korrelation erlernt hat. Ein Training des Maschinenlernmodells kann beispielsweise die folgenden Schritte umfassen:- Bereitstellen von Referenzdaten, wobei die Referenzdaten eine Zuordnung von jeweiligen Positionsdaten von einzelnen Chips auf dem Wafer und wenigstens einem elektrischen Parameter der einzelnen Chips zu einer Leistung eines jeweiligen Moduls in einem Betrieb des jeweiligen Moduls umfassen, wobei das jeweilige Modul eine definierte Anzahl an Chips umfasst,- Ermitteln der Korrelation auf Basis der Referenzdaten zwischen den jeweiligen Positionsdaten der einzelnen Chips auf dem Wafer und dem wenigstens einen elektrischen Parameter der einzelnen Chips in Bezug auf die Leistung des jeweiligen Moduls in dem Betrieb des jeweiligen Moduls. Die Referenzdaten können demnach derart ausgebildet sein, dass eine Zuordnung von jeweiligen Positionen der einzelnen Chips und dem wenigs