DE-112017007029-B4 - Halbleitervorrichtung und Leistungsumwandlungsvorrichtung

Abstract

Halbleitervorrichtung, aufweisend: - ein Isolierungssubstrat (2); - einen Halbleiterchip (6), der auf dem Isolierungssubstrat (2) angeordnet ist; - einen Leiterrahmen (8), der an eine obere Oberfläche des Halbleiterchips (6) gebondet ist; - ein Versiegelungsharz (12), das den Halbleiterchip (6), das Isolierungssubstrat (2) und den Leiterrahmen (8) bedeckt; und - ein Harz (13) zur Spannungsminderung, das auf ein Ende des Leiterrahmens (8) partiell aufgetragen ist und einen niedrigeren Elastizitätsmodul als denjenigen des Versiegelungsharzes (12) aufweist, wobei das Harz (13) zur Spannungsminderung in einer Vielzahl von Linien parallel zueinander auf der oberen Oberfläche des Leiterrahmens (8) aufgetragen ist.

Inventors

• Hiroyuki Harada
• Naoki Yoshimatsu
• Osamu Usui
• Yuji Imoto
• Yuki Yoshioka

Assignees

• MITSUBISHI ELECTRIC CORPORATION

Dates

Publication Date

20260507

Application Date

20170209

Claims (11)

1. Halbleitervorrichtung, aufweisend: - ein Isolierungssubstrat (2); - einen Halbleiterchip (6), der auf dem Isolierungssubstrat (2) angeordnet ist; - einen Leiterrahmen (8), der an eine obere Oberfläche des Halbleiterchips (6) gebondet ist; - ein Versiegelungsharz (12), das den Halbleiterchip (6), das Isolierungssubstrat (2) und den Leiterrahmen (8) bedeckt; und - ein Harz (13) zur Spannungsminderung, das auf ein Ende des Leiterrahmens (8) partiell aufgetragen ist und einen niedrigeren Elastizitätsmodul als denjenigen des Versiegelungsharzes (12) aufweist, wobei das Harz (13) zur Spannungsminderung in einer Vielzahl von Linien parallel zueinander auf der oberen Oberfläche des Leiterrahmens (8) aufgetragen ist.
2. Halbleitervorrichtung nach Anspruch 1 , wobei: - eine obere Oberfläche des Leiterrahmens (8) einen freigelegten Teil aufweist, der nicht mit dem Harz (13) zur Spannungsminderung bedeckt ist und - der freigelegte Teil von dem Harz (13) zur Spannungsminderung umgeben ist, um eine Dammstruktur auszubilden.
3. Halbleitervorrichtung nach Anspruch 2 , - ferner aufweisend ein Gehäuse (11), das den Halbleiterchip (6), das Isolierungssubstrat (2) und den Leiterrahmen (8) umgibt; - wobei in der Dammstruktur der freigelegte Teil von nur dem Harz (13) zur Spannungsminderung umgeben ist, von dem Harz (13) zur Spannungsminderung und einem Biegeteil des Leiterrahmens (8) umgeben ist oder von dem Harz (13) zur Spannungsminderung und einer inneren Wand des Gehäuses (11) umgeben ist.
4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3 , wobei: - eine Stufe (14), die eine geringere Dicke des Leiterrahmens (8) zur Folge hat, auf einer oberen Oberfläche des Endes des Leiterrahmens (8) ausgebildet ist und - das Harz (13) zur Spannungsminderung auf einen oberen Teil der Stufe (14) aufgetragen ist.
5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3 , wobei: - Stufen (14, 15), die eine geringere Dicke des Leiterrahmens (8) zur Folge haben, auf einer oberen Oberfläche und einer unteren Oberfläche des Endes des Leiterrahmens (8) angeordnet sind und - das Harz (13) zur Spannungsminderung auf einen oberen Teil und einen unteren Teil der Stufen (14, 15) aufgetragen ist.
6. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei: - der Halbleiterchip (6) erste und zweite obere Elektroden (16, 17) aufweist, die auf der oberen Oberfläche des Halbleiterchips (6) ausgebildet, voneinander beabstandet und an den Leiterrahmen (8) gebondet sind, und - der Leiterrahmen (8) eine Aussparung (18) zwischen der ersten oberen Elektrode (16) und der zweiten oberen Elektrode (17) in einer Draufsicht senkrecht zur oberen Oberfläche des Halbleiterchips (6) aufweist.
7. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei das Harz (13) zur Spannungsminderung nicht nur eine obere Oberfläche, sondern auch eine seitliche Oberfläche des Endes des Leiterrahmens (8) bedeckt.
8. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei eine obere Oberfläche des Harzes (13) zur Spannungsminderung um 5 µm bis 5 mm höher ist als eine obere Oberfläche des Leiterrahmens (8).
9. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der Elastizitätsmodul des Harzes (13) zur Spannungsminderung 2 GPa bis 8 GPa beträgt.
10. Halbleitervorrichtung nach einem der vorangehenden Ansprüche, wobei der Halbleiterchip (6) aus einem Halbleiter mit breiter Bandlücke besteht.
11. Elektrische Leistungsumwandlungsvorrichtung (200), aufweisend: - eine Hauptumwandlungsschaltung (201), die die Halbleitervorrichtung (202) nach einem der vorangehenden Ansprüche aufweist und eingerichtet ist, eingespeiste Leistung umzuwandeln und umgewandelte Leistung abzugeben; und - eine Steuerschaltung (203), die eingerichtet ist, an die Hauptumwandlungsschaltung (201) ein Steuersignal zum Steuern der Hauptumwandlungsschaltung (201) abzugeben.

Description

Gebiet Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und eine Leistungsumwandlungsvorrichtung, worin ein Halbleiterchip mittels eines Versiegelungsharzes versiegelt ist. Hintergrund Mit der Entwicklung von Industriegeräten, elektrischen Eisenbahnen und Automobilen wurde auch die Betriebstemperatur eines Halbleiterchips zur Verwendung darin verbessert. In den letzten Jahren wurde ein selbst bei hohen Temperaturen arbeitender Halbleiterchip energisch entwickelt, was einen Fortschritt in der Miniaturisierung, eine Erhöhung der Durchbruchspannung und eine Erhöhung der Stromdichte des Halbleiterchips zur Folge hatte. Insbesondere ließ die Verwendung eines Halbleiters mit breiter Bandlücke wie etwa SiC oder GaN mit einer größeren Bandlücke als derjenigen von Si eine höhere Durchbruchspannung, eine geringere Größe, eine höhere Stromdichte und einen Betrieb bei höherer Temperatur des Halbleiterchips erwarten. Um einen Halbleiterchip mit solchen Merkmalen in eine Vorrichtung zu integrieren, ist es, gerade wenn der Halbleiterchip bei einer Temperatur von bis zu 150°C oder höher arbeitet, notwendig, ein Abblättern bzw. Ablösen eines Versiegelungsharzes, eine Schädigung von Drähten und eine Rissbildung eines Verbindungsmaterials zu unterdrücken, um einen stabilen Betrieb der Halbleitervorrichtung sicherzustellen. Demgegenüber wurde, um die Reduzierung der Feuchtigkeitsbeständigkeit zu verhindern, die durch das Ablösen an einer Grenzfläche zwischen einem Versiegelungsharz aus einem Epoxidharz und einem Leiterrahmen verursacht wird, eine Halbleitervorrichtung vorgeschlagen, in der eine Harzschicht mit einer geringen Härte wie etwa ein Silikonharz auf der oberen Oberfläche des Leiterrahmens vorgesehen wird, um die Haftung dazwischen zu verbessern (z.B. siehe PTL 1). Indes wurde eine Halbleitervorrichtung vorgeschlagen, die mit einem Polyimidharz, das eine ausgezeichnete Wärmebeständigkeit und Feuchtigkeitsbeständigkeit aufweist, vorbeschichtet wird, bevor sie mit einem Epoxidharz versiegelt wird, wodurch gleichzeitig die Lebensdauer gegenüber thermischer Ermüdung und die Feuchtigkeitsbeständigkeit des Lotverbindungsteils verbessert werden (z.B. siehe PTL 2). Zitatliste Patentliteratur [PTL 1] Japanisches Patent JP 2 972 679 B2[PTL 2] Japanisches Patent JP 4 492 448 B2 Die Druckschrift DE 10 2015 215 786 A1 zeigt eine Halbleitervorrichtung, welche aufweist ein Halbleiterelement mit einer unteren Fläche, die mit einer isolierenden Seite eines Substrats verbunden ist, und einen plattenförmigen Leiteranschluss, der mit einer oberen Fläche des Halbleiterelements verbunden ist und einen sich horizontal erstreckenden Bereich aufweist. Der sich horizontal erstreckende Bereich des Leiteranschlusses ist mit dem Halbleiterelement verbunden und umfasst einen sich linear erstreckenden Bereich bei Draufsicht. Die Halbleitervorrichtung umfasst ferner ein abdichtendes Harz, das das Halbleiterelement zusammen mit dem sich linear erstreckenden Bereich im Leiteranschluss abdichtet. Ein linearer Ausdehnungskoeffizient des abdichtenden Harzes stellt einen Wert zwischen einem linearen Ausdehnungskoeffizienten des Leiteranschlusses und einem linearen Ausdehnungskoeffizienten des Halbleiterelements dar, und der Leiteranschluss umfasst eine Aussparung oder einen Vorsprung, um den sich linear erstreckenden Bereich horizontal und teilweise in Teile zu trennen. Zusammenfassung Technisches Problem Eine Halbleitervorrichtung weist ein Bauteil bzw. Element mit einem niedrigen linearen Ausdehnungskoeffizienten wie etwa einen Halbleiterchip oder ein Isolierungssubstrat auf. Aus diesem Grund wird das Ablösen zwischen einem Element mit einem niedrigen linearen Ausdehnungskoeffizienten und einem Epoxidharz ein Problem, infolge eines Wärmezyklus, im Hinblick auf eine Zuverlässigkeit der Isolierung für eine mit Epoxidharz versiegelte Halbleitervorrichtung, obgleich das Ablösen kein Problem für eine mit Silikongel versiegelte Halbleitervorrichtung nach dem Stand der Technik wurde. Aus diesem Grund wurde in den letzten Jahren ein Versiegelungsharz mit einer Charakteristik eines niedrigen linearen Ausdehnungskoeffizienten verwendet, die erhalten wird, indem ein aus Keramik bestehender Füllstoff einem Epoxidharz stark zugesetzt wird. Ein Versiegelungsharz, in welchem ein Füllstoff stark zugesetzt ist, weist jedoch einen erhöhten Elastizitätsmodul und eine verringerte Belastbarkeit bzw. Robustheit auf. Ferner enthält der Leiterrahmen ein Metallelement und hat einen höheren linearen Ausdehnungskoeffizienten als denjenigen eines Halbleiterchips oder eines Isolierungssubstrats. Aus diesem Grund wird an der Grenzfläche zwischen dem Versiegelungsharz mit einem niedrigen linearen Ausdehnungskoeffizienten und dem Leiterrahmen ein Ablösen verursacht. Dies hat in unerwünschter Weise das Auftreten einer Rissbildung im Harz zur Folge. Darüber hinaus nimmt die Viskosität des Harzes infolge einer Zunahme einer Menge eines zugesetzten Füllstoffs tendenzi