EP-4739061-A1 - METHOD FOR MANUFACTURING A MONOLITHIC INTEGRATED CIRCUIT, FOR EXAMPLE BASED ON GALLIUM NITRIDE, AND CORRESPONDING INTEGRATED CIRCUIT

Abstract

Procédé de fabrication d'un circuit intégré monolithique, comprenant une réalisation de blocs fonctionnels (BF1, BF2) au sein et au-dessus d'au moins un matériau semiconducteur large bande disposé sur un substrat de silicium, une réalisation de parties d'interconnexion mutuellement séparées (BEOL1, BEOL2) au-dessus des blocs fonctionnels, une séparation des blocs fonctionnels, et une réalisation d'une liaison électriquement conductrice entre le substrat et une plage de contact située sur une face supérieure de la partie d'interconnexion associée à un bloc fonctionnel. La séparation (C2) des blocs fonctionnels et la réalisation (C1) de ladite liaison électriquement conductrice sont effectuées après la réalisation des parties d'interconnexion mutuellement séparées.

Inventors

• VOLANT, VALERIE
• COTTIN, DENIS
• ARNO, PATRIK

Assignees

• STMicroelectronics International N.V.

Dates

Publication Date

20260506

Application Date

20251022

Claims (12)

1. Procédé de fabrication d'un circuit intégré monolithique, comprenant : - une réalisation (S11) de blocs fonctionnels (BF1, BF2) au sein et au-dessus d'au moins un matériau semiconducteur large bande disposé sur un substrat de silicium, - une réalisation (S12) de parties d'interconnexion (BEOL1, BEOL2) mutuellement séparées au-dessus des blocs fonctionnels, - une séparation des blocs fonctionnels, et - une réalisation d'une liaison électriquement conductrice entre le substrat (SB) et une plage de contact située sur une face supérieure de la partie d'interconnexion associée à un bloc fonctionnel, - dans lequel la séparation des blocs fonctionnels et la réalisation de ladite liaison électriquement conductrice sont effectuées après la réalisation des parties d'interconnexion mutuellement séparées ; - dans lequel ladite réalisation de la liaison électriquement conductrice comprend : ▪ une réalisation d'une première tranchée profonde (TR1) située à côté de ladite plage de contact (PAD1) et s'étendant depuis la face supérieure de ladite partie d'interconnexion (BEOL1) jusqu'au substrat, ▪ une formation d'une couche électriquement conductrice (C1) tapissant le fond de la première tranchée au contact du substrat ainsi que la paroi latérale de cette première tranchée et s'étendant sur la face supérieure de ladite partie d'interconnexion jusqu'à ladite plage de contact ; et - dans lequel la réalisation de deux parties d'interconnexion séparées (BEOL1, BEOL2) au-dessus de deux blocs fonctionnels adjacents comporte une réalisation d'une tranchée initiale (TR0) entre les deux parties d'interconnexion, et ladite séparation comporte : ▪ une réalisation d'une tranchée supplémentaire (TRS) située entre les deux blocs fonctionnels adjacents, prolongeant ladite tranchée initiale et s'étendant jusqu'au substrat en traversant ledit au moins un matériau semiconducteur large bande, la tranchée initiale et la tranchée supplémentaire formant une deuxième tranchée profonde (TR2), et ▪ une formation d'une couche électriquement isolante (C2) située au-dessus de la paroi latérale et du fond de la deuxième tranchée (TR2).
2. Procédé selon la revendication 1, dans lequel : - la couche électriquement conductrice (C1) est formée sur les parois de la première tranchée et de la deuxième tranchée et sur la face supérieure des deux parties d'interconnexion, puis - une première partie de cette couche électriquement conductrice (C1) est retirée de la deuxième tranchée (TR2) de façon à découvrir une partie du fond et de la paroi latérale de cette deuxième tranchée et à laisser subsister une deuxième partie de la couche électriquement conductrice (C1) sur le reste du fond et de la paroi latérale de cette deuxième tranchée, puis - la couche électriquement isolante (C2) est formée de façon à recouvrir la couche électriquement conductrice à l'exception des zones situées au-dessus des plages de contact et à recouvrir la partie découverte du fond et de la paroi latérale de la deuxième tranchée (TR2).
3. Procédé selon la revendication 2, comprenant en outre une formation de billes de connexion (BMP1, BMP2) au-dessus des portions de la couche électriquement conductrice situées au-dessus des plages de contact.
4. Procédé selon l'une des revendications précédentes, dans lequel le circuit intégré (IC) est fabriqué simultanément à d'autres circuits intégrés (IC1, IC2) sur une plaquette semiconductrice (WF) au sein d'emplacements séparés par des lignes de découpe (CDM) et préalablement au sciage de la plaquette le long des lignes de découpe, on réalise le long de ces lignes de découpes et simultanément à la réalisation des première (TR1) et deuxième (TR2) tranchées, des tranchées de séparation (TRX, TRY) s'étendant jusqu'au substrat en traversant ledit au moins un matériau semiconducteur large bande.
5. Procédé selon l'une des revendications précédentes, dans lequel ledit au moins un matériau semiconducteur large bande est choisi dans le groupe formé par le nitrure de gallium et ses alliages et le carbure de silicium et ses alliages.
6. Circuit intégré monolithique, comprenant : - plusieurs blocs fonctionnels (BF1, BF2) au sein et au-dessus d'au moins un matériau semiconducteur large bande disposé sur un substrat de silicium (SB), - une partie d'interconnexion (BEOL1, BEOL2) au-dessus de chaque bloc fonctionnel, comportant plusieurs niveau de métal, le dernier niveau de métal étant partiellement recouvert d'une couche de passivation (CPS) formant une face supérieure de la partie d'interconnexion et possédant des ouvertures délimitant des plages de contact sur le dernier niveau de métal, - une liaison électriquement conductrice (C1) entre une plage de contact (PAD1) et le substrat, et - des moyens de séparation des blocs fonctionnels, - dans lequel : - la liaison électriquement conductrice comporte une première tranchée profonde (TR1) s'étendant depuis ladite face supérieure de la partie d'interconnexion (BEOL1) jusqu'au substrat et dépourvue de ladite couche de passivation, et - les moyens de séparation comportent une deuxième tranchée profonde (TR2) située entre deux blocs fonctionnels adjacents (BF1, BF2), s'étendant entre les deux parties d'interconnexion (BEOL1, BEOL2) associées à ces deux blocs fonctionnels jusqu'au substrat en traversant ledit au moins un matériau semiconducteur large bande, cette deuxième tranchée étant également dépourvue de couche de passivation.
7. Circuit intégré selon la revendication 6, dans lequel la première tranchée (TR1) et la deuxième tranchée (TR2) sont dépourvues d'une couche métallique prolongeant le dernier niveau de métal.
8. Circuit intégré selon la revendication 6 ou 7, dans lequel : - la liaison électriquement conductrice comprend une couche électriquement conductrice (C1) tapissant le fond de la première tranchée au contact du substrat ainsi que la paroi latérale de cette première tranchée et s'étendant sur la face supérieure de la partie d'interconnexion jusqu'à ladite plage de contact, et - les moyens de séparation comportent une couche électriquement isolante (C2) située au-dessus de la paroi latérale et du fond de la deuxième tranchée.
9. Circuit intégré selon la revendication 8, dans lequel une partie du fond et de la paroi latérale de la deuxième tranchée (TR2) est recouverte par une partie de la couche électriquement conductrice (C1) et cette partie de la couche électriquement conductrice ainsi que le reste du fond et de la paroi latérale de cette deuxième tranchée sont recouverts par la couche électriquement isolante (C2), cette couche électriquement isolante recouvrant également le reste de la couche électriquement conductrice à l'exception des zones situées au-dessus des plages de contact.
10. Circuit intégré selon la revendication 9, comprenant en outre des billes de connexion (BMP1, BMP2) au-dessus des portions de la couche électriquement conductrice (C1) situées au-dessus des plages de contact (PAD1, PAD2).
11. Circuit intégré selon l'une quelconque des revendications 6 à 10, dans lequel ledit au moins un matériau semiconducteur large bande est choisi dans le groupe formé par le nitrure de gallium et ses alliages et le carbure de silicium et ses alliages.
12. Dispositif intégré d'alimentation à découpage, comportant un circuit intégré (IC) selon l'une quelconque des revendications 6 à 11.

Description

Des modes de réalisation et de mise en œuvre concernent les circuits intégrés, notamment les circuits intégrés monolithiques et en particulier ceux incorporant des blocs fonctionnels réalisés sur des matériaux semiconducteurs à large bande interdite reposant sur un substrat de silicium, par exemple des matériaux tels le nitrure de gallium (GaN) et ses alliages, ou bien le carbure de silicium (SiC) et ses alliages, sans que ces exemples de matériau ne soient exhaustifs et limitatifs. De tels blocs fonctionnels peuvent ensemble former par exemple un dispositif électronique. Lorsque le nitrure de gallium (GaN) et ses alliages sont utilisés dans un tel dispositif, on parlera plus simplement de dispositif GaN. Lorsque le carbure de silicium (SiC) et ses alliages sont utilisés dans un tel dispositif, on parlera plus simplement de dispositif SiC. Parmi ces dispositifs électroniques, on peut citer un dispositif d'alimentation à découpage (« DC-DC converter » en langue anglaise). Dans un dispositif d'alimentation à découpage, les blocs fonctionnels peuvent comprendre : des transistors, généralement des transistors à haute mobilité électronique (transistors HEMT : High Electron Mobility Transistor), des pilotes (« drivers »), etc... Certains de ces transistor HEMT sont des transistors dits « côté haut » (HS : High Side), c'est-à-dire connectés entre la charge et la tension d'alimentation. D'autres de ces transistors HEMT sont des transistors dits « côté bas » (LS : Low Side), c'est-à-dire connectés entre la charge et la masse. Plusieurs possibilités d'intégration existent pour combiner différents blocs fonctionnels de façon à former des dispositifs GaN ou des dispositifs SiC. On peut citer à cet égard une intégration discrète dans laquelle plusieurs composants discrets sont insérés dans un boîtier. On peut également citer l'intégration monolithique dans laquelle les fonctions d'alimentation, de pilotage, etc.., sont conçues dans la même puce. En outre, la technologie dite WL-CSP (WaferLevel Chip Scale Packaging), dans laquelle la puce n'est pas encapsulée dans un boîtier, est très intéressante en raison de son faible encombrement et des faibles connexions électriques, réduisant ainsi les inductances parasites, le bruit et les pertes. La tendance du marché des produits à base de matériaux à large bande interdite, par exemple les matériaux à base de nitrure de gallium, s'oriente vers des boîtiers de plus en plus petits avec des performances élevées tels que de forts courants de sortie, de faibles pertes, une efficacité de consommation, ce qui amène à résoudre de nombreux problèmes. Un premier problème à résoudre réside dans la séparation physique des couches de matériaux à large bande interdite. En effet, les composants de puissance à base de nitrure de gallium par exemple sont basés sur une structuration de couches de nitrure de gallium déposées sur toute la plaquette de silicium. Or, lorsque des transistors HS et LS ainsi que des pilotes additionnels sont combinés sur une même puce monolithique, ces blocs fonctionnels nécessitent d'être physiquement séparés sans aucun lien entre les parties à basse et haute tension (LS et HS) et entre les transistors HS et LS et les pilotes. Cette séparation physique est nécessaire pour éviter les fuites ainsi que l'atteinte de tensions de claquage. Un deuxième problème à résoudre résulte dans la polarisation du substrat de silicium. En effet, lorsque le dispositif électronique est intégré dans un système, le substrat de silicium doit être connecté à la masse ou être polarisé pour obtenir un comportement acceptable du dispositif en évitant autant que possible les problèmes de perte et de bruit nuisant aux performances du dispositif. A cet égard, le substrat de silicium doit être polarisé, par exemple connecté à la masse, et ne peut pas être laissé flottant car la tension de seuil des dispositifs de puissance GaN dépendent de la polarisation du substrat de silicium. Un troisième problème réside dans la longueur des interconnexions électriques. En effet, les interconnexions électriques à l'intérieur du dispositif doivent être réduites le plus possible, pour éviter les inductances parasites responsables des surtensions durant la commutation des transistors de puissance ainsi que les interférences parasites du type électromagnétique. Un quatrième problème réside dans l'encombrement surfacique du dispositif qui doit être le plus faible possible. Le premier problème et le deuxième problème mentionnés ci-avant sont résolus ou n'existent pas avec une intégration à base de composant discrets. Cependant, le troisième problème et le quatrième problème mentionnés ci-avant restent alors difficiles à résoudre. C'est la raison pour laquelle il est particulièrement avantageux de s'orienter vers des solutions utilisant des composants monolithiques, c'est-à-dire des composants dans lesquels tous les blocs fonctionnels sont réalisés au sein d'une seule et même puce. Ceci permet de résoudre le troisième