JP-2025529646-A5 -

Dates

Publication Date

20260513

Application Date

20230531

Description

[0160] 上記の開示は本開示の例示的な例を示すが、添付の特許請求の範囲によって定義される本開示の範囲から逸脱することなく、本明細書で様々な変形及び変更を行うことができることに留意されたい。本明細書で説明される本開示の例による方法クレームの機能及び／又は行為は、特定の順序で実行される必要はない。加えて、本明細書で開示される態様及び例の関連する詳細を不明瞭にしないように、よく知られている要素は詳細には説明されず、又は省略されることがある。更に、本開示の要素は、単数形で説明又は特許請求され得るが、単数形への限定が明示的に記述されていない限り、複数形が企図される。 以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。 ［Ｃ１］ 相補型電界効果トランジスタ（ＣＦＥＴ）構造であって、 金属間誘電体（ＩＭＤ）層内の下部ソースコンタクト及び下部ドレインコンタクトと、 前記ＩＭＤ層内の前記下部ソースコンタクトと前記下部ドレインコンタクトとの間の下部ゲートオールアラウンド（ＧＡＡ）ゲート領域であって、第１導電型であり、１つ又は複数の下部チャネル構造を備え、各下部チャネル構造が、 前記下部ソースコンタクト及び前記下部ドレインコンタクトに電気的に結合された下部遷移金属ジカルコゲナイド（ＴＭＤ）チャネルと、 前記下部ＴＭＤチャネルの下面及び上面上にそれぞれ第１及び第２の下部ゲート酸化物層と、を備える、下部ＧＡＡゲート領域と、 前記ＩＭＤ層内の、前記下部ソースコンタクト及び前記下部ドレインコンタクトの上方の上部ソースコンタクト及び上部ドレインコンタクトと、 前記ＩＭＤ層内の、前記下部ＧＡＡゲート領域の上方の、前記上部ソースコンタクトと前記上部ドレインコンタクトとの間の上部ＧＡＡゲート領域であって、前記第１導電型とは反対の第２導電型であり、１つ又は複数の上部チャネル構造を備え、各上部チャネル構造が、 前記上部ソースコンタクト及び前記上部ドレインコンタクトに電気的に結合された上部ＴＭＤチャネルと、 前記上部ＴＭＤチャネルの下面及び上面上にそれぞれ第１及び第２の上部ゲート酸化物層と、を備える、上部ＧＡＡゲート領域と、 前記ＩＭＤ層内の前記下部ソースコンタクトと前記下部ドレインコンタクトとの間、及び前記上部ソースコンタクトと前記上部ドレインコンタクトとの間の共通ゲートであって、前記下部チャネル構造及び前記上部チャネル構造に共通電圧を印加するように構成された共通ゲートと、を備える、ＣＦＥＴ構造。 ［Ｃ２］ 各下部チャネル構造が、 前記第１の下部ゲート酸化物層の下面上の第１の下部仕事関数層と、 前記第２の下部ゲート酸化物層の上面上の第２の下部仕事関数層と、を更に備え、 各上部チャネル構造が、 前記第１の上部ゲート酸化物層の下面上の第１の上部仕事関数層と、 前記第２の上部ゲート酸化物層の上面上の第２の上部仕事関数層と、を更に備える、 Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ３］ 前記第１の下部仕事関数層若しくは前記第２の下部仕事関数層又はその両方が、窒化チタン（ＴｉＮ）若しくはチタンアルミナ（ＴｉＡｌ）の一方若しくは両方から形成される、又は 前記第１の上部仕事関数層若しくは前記第２の上部仕事関数層又はその両方が、ＴｉＮ若しくはＴｉＡｌの一方若しくは両方から形成される、あるいはその両方である、 Ｃ２に記載のＣＦＥＴ構造。 ［Ｃ４］ 前記下部ＴＭＤチャネルが、二セレン化タングステン（ＷＳｅ ２ ）から形成され、前記上部ＴＭＤチャネルが、二硫化モリブデン（ＭｏＳ ２ ）から形成される、Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ５］ 前記下部ＴＭＤチャネルが、１つ又は２つのＷＳｅ ２ の層から形成され、 前記上部ＴＭＤチャネルが、１つ又は２つのＭｏＳ ２ の層から形成される、 Ｃ４に記載のＣＦＥＴ構造。 ［Ｃ６］ 前記共通ゲートが、前記ＩＭＤ層の上面から前記ＩＭＤ層の下面まで及ぶ、Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ７］ 前記共通ゲートが、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又はその両方から形成される、Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ８］ 前記下部ソースコンタクトと前記共通ゲートとの間、及び前記上部ソースコンタクトと前記共通ゲートとの間のソーススペーサであって、前記ＩＭＤ層の上面から下面まで及ぶソーススペーサと、 前記下部ドレインコンタクトと前記共通ゲートとの間、及び前記上部ドレインコンタクトと前記共通ゲートとの間のドレインスペーサであって、前記ＩＭＤ層の前記上面から前記下面まで及ぶドレインスペーサと、を更に備える、 Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ９］ 前記第１の下部ゲート酸化物層若しくは前記第２の下部ゲート酸化物層若しくはその両方が高ｋ誘電体層である、又は 前記第１の上部ゲート酸化物層若しくは前記第２の上部ゲート酸化物層若しくはその両方が高ｋ誘電体層である、あるいはその両方である、 Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ１０］ 前記第１の下部ゲート酸化物層若しくは前記第２の下部ゲート酸化物層若しくはその両方が、酸化ハフニウム（ＨｆＯ ２ ）と酸化アルミニウム（Ａｌ ２ Ｏ ３ ）との組み合わせ、若しくはＨｆと、ＨｆＯ ２ と、Ａｌ ２ Ｏ ３ との組み合わせから形成される、又は 前記第１の上部ゲート酸化物層若しくは前記第２の上部ゲート酸化物層若しくはその両方が、ＨｆＯ ２ とＡｌ ２ Ｏ ３ との組み合わせ、若しくはＨｆと、ＨｆＯ ２ と、Ａｌ ２ Ｏ ３ との組み合わせから形成される、あるいはその両方である、 Ｃ９に記載のＣＦＥＴ構造。 ［Ｃ１１］ 前記下部ソースコンタクトと前記下部ＧＡＡゲート領域との間の下部内側ソースコンタクトと、 前記下部ＧＡＡゲート領域と前記下部ドレインコンタクトとの間の下部内側ドレインコンタクトと、を更に備える、 Ｃ１に記載のＣＦＥＴ構造。 ［Ｃ１２］ 前記下部ＴＭＤチャネルが、前記下部内側ソースコンタクト内及び／若しくは前記下部内側ドレインコンタクト内に延びている、又は 前記上部ＴＭＤチャネルが、前記上部ソースコンタクト内及び／若しくは前記上部ドレインコンタクト内に延びている、あるいはその両方である、