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JP-2026076469-A - 半導体装置

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Abstract

【課題】スイッチング素子とこれを保護する保護素子が組み合わされた、耐圧の高い小型の半導体装置を得る。 【解決手段】ｎ型の第１半導体領域１１と、第１半導体領域１１の上に局所的に高不純物濃度で形成され、スイッチング素子の第１主電極と保護素子側の保護素子側第１電極とを兼ねる共通電極と接続されたｎ型の共通コンタクト領域１２と、を具備し、スイッチング素子領域Ｒ１において、共通コンタクト領域１２から径方向で離間した箇所において第１半導体領域１１中に形成されたｐ型の第２半導体領域１３と、第２半導体領域１３中に形成されたｎ型の第３半導体領域１４と、が設けられ、第２主電極は第３半導体領域１４と接続され、保護素子領域Ｒ２において、共通コンタクト領域１２から径方向で離間した箇所において第１半導体領域１１中に形成されたｐ型の第４半導体領域１６が設けられ、保護素子側第２電極は第４半導体領域１６と接続される。 【選択図】図４

Inventors

  • 藤田 直人
  • 久保田 英幸
  • 佐藤 守

Assignees

  • サンケン電気株式会社

Dates

Publication Date
20260512
Application Date
20241024

Claims (11)

  1. 半導体基板上において、高電位側の第１主電極と低電位側の第２主電極との間でオン・オフが制御電極の電位で制御されるスイッチング素子と、前記スイッチング素子のオフ時において電流を高電位側の保護素子側第１電極と低電位側の保護素子側第２電極との間でバイパスして流す保護素子と、が形成された半導体装置であって、 第１導電型の前記半導体基板の表面側に形成された、前記第１導電型と逆の第２導電型の第１半導体領域と、 前記第１主電極と前記保護素子側第１電極を兼ねる共通電極と、 前記第１半導体領域の上に局所的に高不純物濃度で形成され、前記共通電極と接続された前記第２導電型の共通コンタクト領域と、 を具備し、 平面視における前記共通コンタクト領域を中心とした周方向の一領域、他の一領域が、それぞれ前記スイッチング素子が形成されたスイッチング素子領域、前記保護素子が形成された保護素子領域とされ、 前記スイッチング素子領域において、 平面視において前記共通コンタクト領域から前記第１半導体領域中の径方向で離間した箇所において、局所的に形成された前記第１導電型の第２半導体領域と、 平面視において前記第２半導体領域の中に局所的に形成された前記第２導電型の第３半導体領域と、 が設けられ、 前記第２主電極は前記第３半導体領域と接続され、 前記保護素子領域において、 平面視において前記共通コンタクト領域から前記第１半導体領域中の径方向で離間した箇所において局所的に形成された前記第１導電型の第４半導体領域が設けられ、 前記保護素子側第２電極は前記第４半導体領域と接続され、 前記第１半導体領域は前記スイッチング素子領域と前記保護素子領域にかけて一体化され、平面視において前記第２半導体領域の前記共通コンタクト領域側の端部と前記第４半導体領域の前記共通コンタクト領域側の端部は離間していることを特徴とする半導体装置。
  2. 前記スイッチング素子領域における前記共通コンタクト領域と前記第２半導体領域までの最短距離よりも、前記保護素子領域における前記共通コンタクト領域と前記第４半導体領域までの最短距離が短く設定されたことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板中における前記共通コンタクト領域側に前記第１半導体領域よりも深く形成されて前記第１半導体領域と接続された前記第２導電型の埋込半導体領域を具備し、 前記共通コンタクト領域から前記第２半導体領域までの最短距離と前記共通コンタクト領域から前記第４半導体領域での最短距離が等しく、前記スイッチング素子領域における前記埋込半導体領域と前記第２半導体領域までの最短距離が、前記保護素子領域における前記埋込半導体領域と前記第４半導体領域までの最短距離よりも短く設定されたことを特徴とする請求項１に記載の半導体装置。
  4. 導電体で構成され前記第１半導体領域の表面と絶縁層を介して対向する複数のフィールドプレートが、前記共通電極と前記制御電極間、並びに前記共通電極と前記保護素子側第２電極間において互いに容量結合するように、平面視において前記共通電極を囲むように形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記第４半導体領域中において局所的に形成された前記第２導電型の第５半導体領域を具備し、 前記保護素子側第２電極は前記第５半導体領域と接続していることを特徴とする請求項１又は２に記載の半導体装置。
  6. 前記スイッチング素子領域における前記共通コンタクト領域と前記第２半導体領域までの最短距離と、前記保護素子領域における前記共通コンタクト領域と前記第４半導体領域までの最短距離が等しく設定されたことを特徴とする請求項５に記載の半導体装置。
  7. 前記第２半導体領域、前記第４半導体領域のうちの一方が、平面視における前記第１半導体領域の内部に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  8. 平面視における前記第２半導体領域、前記第４半導体領域のうちの一方は前記径方向の外側で前記半導体基板と接続されることを特徴とする請求項１又は２に記載の半導体装置。
  9. 前記第２半導体領域は、平面視において前記第１半導体領域の内部に形成され、 前記第１半導体領域が形成された部分以外の前記半導体基板とは直接接さない一方の前記径方向における最外周と前記第１半導体領域の前記径方向における最外周との間の距離は、前記周方向における前記第２半導体領域と前記第４半導体領域の間の距離以下の長さとされたことを特徴とする請求項７に記載の半導体装置。
  10. 平面視において前記周方向で局所的に前記第２半導体領域と前記第４半導体領域とが離間した前記第２半導体領域と前記第４半導体領域の間の前記第１半導体領域の表面において、導電体で構成された素子間フィールドプレートが前記第１半導体領域の表面上に絶縁層を介して形成されたことを特徴とする請求項１又は２に記載の半導体装置。
  11. 前記素子間フィールドプレートは、前記第２半導体領域、前記第４半導体領域、又は前記制御電極と導電性材料で接続されたことを特徴とする請求項１０に記載の半導体装置。

Description

本開示は、横型のスイッチング素子とその保護素子とが組み合わされた半導体装置に関する。 パワー半導体素子として、オン電流が流れるドリフト層を半導体層の面方向に有する横型のＬＤＭＯＳ（ｌａｔｅｒａｌｌｙ ｄｉｆｆｕｓｅｄ ＭＯＳ）トランジスタ（スイッチング素子）は、耐圧を高くとれるために、好ましく用いられている。この場合、オフ時に電界強度が特に高くなるために耐圧を確保すべき領域（高耐圧領域）の電界方向に沿った長さは、耐圧が確保されるように半導体層の面内方向において設定される。 更に、例えば特許文献１に記載されるように、このＬＤＭＯＳに保護用の素子（例えばダイオード）をＬＤＭＯＳのソース・ドレイン間に接続し、ＬＤＭＯＳに耐圧を超えるサージ電圧が加わった場合に、ＬＤＭＯＳの代わりにこの保護用の素子をブレークダウンさせて電流をバイパスし、ＬＤＭＯＳやこれに接続された電気回路の破壊を防止する技術が用いられている。 この場合には、この保護用の素子（ダイオード）の耐圧はＬＤＭＯＳと対応して高く設定される。このため、このダイオードも横型とされ、ダイオードにおいてもＬＤＭＯＳと同様に高耐圧領域が一定の大きさで設定される。特許文献１に記載の技術においては、平面上の一領域にＬＤＭＯＳが形成され、ダイオードを構成する領域がこのＬＤＭＯＳを囲んで形成される。 特開２００６－３１９０７２号公報 本開示の実施の形態に係る半導体装置の構成を示す回路図である。本開示の実施の形態に係る半導体装置のスイッチング素子領域側の断面図である。本開示の実施の形態に係る半導体装置の保護素子領域側の断面図である。本開示の実施の形態に係る半導体装置の構成（フィールドプレートを除く）を示す上面図である。本開示の実施の形態に係る半導体装置において、第２半導体領域、第４半導体領域の深さ方向プロファイルが異なる例の断面図である。本開示の実施の形態に係る半導体装置において、第１半導体領域の構造が異なる例の断面図である。本開示の実施の形態に係る半導体装置における、フィールドプレートの構成を示す上面図（ａ）、その一部拡大図（ｂ）である。本開示の実施の形態に係る半導体装置の第１の変形例の構成を示す回路図である。本開示の実施の形態に係る半導体装置の第１の変形例の保護素子領域側の断面図である。本開示の実施の形態に係る半導体装置における、第１半導体領域、第２半導体領域、第４半導体領域を２種類の位置関係とした場合における上面図である。本開示の実施の形態に係る半導体装置の第１の変形例における、第１半導体領域、第２半導体領域、第４半導体領域を４種類の位置関係とした場合における上面図である。本開示の実施の形態に係る半導体装置において、第２半導体領域と第４半導体領域の電位が異なるようにした場合における各層間の距離の設定を示す図である。本開示の実施の形態に係る半導体装置において、保護素子をスイッチング素子よりもブレークダウンさせやすい構造の一例の上面図である。本開示の実施の形態に係る半導体装置の第２の変形例の構成を部分的に示す上面図である。本開示の実施の形態に係る半導体装置の第２の変形例の部分的な断面図である。本開示の実施の形態に係る半導体装置の第２の変形例における素子間フィールドプレートの他の一例（その１）の構成の平面図である。本開示の実施の形態に係る半導体装置の第２の変形例における素子間フィールドプレートの他の一例（その２）の構成の平面図である。本開示の実施の形態に係る半導体装置の第３の変形例の構成を示す回路図である。 以下、本開示の実施の形態となる半導体装置について説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各部の長さの比率などは現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。また、以下に示す実施形態は、この開示の技術的思想を具体化するための装置を例示するものであって、この開示の技術的思想は、構成部品の形状、構造、配置などを下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。尚、本開示において「上」、「下」などの上、下を特定する用語は、記載の便宜上使用しているのであって、側面上に設けられている場合であっても、本開示の構成要件と実質同一であれば、本開示の権利範囲に属するものである。また、「上」とは対象に接して形成される場合だけでなく、別の層を介して形成される場合をも含む。また、本開示において「接続」とは直接接続に限定されるものではなく、間に抵抗体等の何かを介在させて接続した場合であっても、本開示の構成要件と実質同一であれば、本開示の権利範囲に属するものである。 図１は、この半導体装置１の構成を示す回路図である。ここでは、スイッチング素子としてｎチャネル型のＭＯＳＦＥＴ（ＬＤＭＯＳ）である素子（スイッチング素子）Ｔ１と、ダイオード（ｐｎダイオード）である素子（保護素子）Ｔ２とが、共通の半導体基板に形成される。ここで、素子Ｔ１におけるドレイン（Ｄ：高電位側電極（第１主電極））と接続されたｎ型層（ドリフト層）と、素子Ｔ２におけるカソード（ＣＡ）と接続されたｎ型層は共通とされる。ソース（Ｓ：低電位側電極（第２主電極））、ゲート（Ｇ：第１制御電極）、及びこれらに関わる構造は、通常のＭＯＳＦＥＴと同様であり、ソース（Ｓ）の電位ＶＳは例えば接地電位（ＧＮＤ）とされ、ドレイン（Ｄ）の電位ＶＤが正の電位とされた場合に、ゲート（Ｇ）の電圧ＶＧによってドレイン（Ｄ）－ソース（Ｓ）間の電流のオン・オフが制御される。 この際、素子Ｔ１（ＭＯＳＦＥＴ）のボディ層（ＢＧ）の電位ＶＢＧは、ソース（Ｓ）と等しくされる場合もあるが、バックゲート電極（第２制御電極）に所定の電位を加えることによって、ＶＳと独立に制御される場合もある。これによって、素子Ｔ１の特性の調整を行うことができる。 また、素子Ｔ２はｐｎ型のダイオードであり、そのカソード（ＣＡ：保護素子側第１電極）は素子Ｔ１のドレイン（Ｄ：第１主電極）と共通とされているため、前記のＶＤが印加される。また、そのアノード（ＡＮ：保護素子側第２電極）の電位はＶＢＧと同様の、接地電位と近いＶＡＮとされている。上記のようなＶＤ、ＶＡＮの電位設定では、素子Ｔ２は通常はオフ（逆バイアス）となるが、ＶＤが大きくなると、素子Ｔ２はブレークダウンし、大電流を流すことができる。なお、この特性は、ＶＡＮ等で微調整することができる。 素子Ｔ１のオフ時においてドレイン（Ｄ）側に高電圧サージ等の正の電圧が印加された場合には、素子Ｔ１がブレークダウンしうる。この際、素子Ｔ１のブレークダウンよりも先に素子Ｔ２がブレークダウンする（素子Ｔ２側で電流をバイパスして流す）ようにすれば、素子Ｔ１側でブレークダウンによる大電流が流れることが抑制され、素子Ｔ１あるいはこれに接続された電気回路の破壊を防止することができる。 なお、素子Ｔ１におけるＶＢＧと、素子Ｔ２におけるＶＡＮは共通とされる場合（図中の破線）もあり、個別に制御される場合もあり、これは、配線の接続によって容易に実現される。また、後述するように、図１におけるＶＢＧ、ＶＡＮのいずれかが自動的にＧＮＤとなる構造を実現することもできる。 ここで、素子Ｔ１側において半導体装置１のオフ時に電界強度が高くなる半導体層における平面上の領域は、特にその両端の電位差が大きくなるゲート（Ｇ）・ドレイン（Ｄ）間の領域であり、素子Ｔ２側において半導体装置１のオフ時に電界強度が高くなる領域は、カソード（ＣＡ）・アノード（ＡＮ）間の領域である。このため、高い耐圧を実現するためには、これらの各領域を電界方向に沿って広くとることが必要となる。図１において、素子Ｔ１のドレイン（Ｄ）と素子Ｔ２のカソード（ＣＡ）は、電位がＶＤとされる共通の端子と接続されていることに加え、この半導体装置１においては、半導体基板における略円形の領域が周方向で分割され、素子Ｔ１として動作する部分と素子Ｔ２として動作する部分とに区分される。これにより、この半導体装置１においては、素子Ｔ１、Ｔ２の耐圧を高く設定した場合でも、全体を小型化することができる。 図２はこの半導体装置１における素子Ｔ１が形成された領域（スイッチング素子領域）の断面図、図３は素子Ｔ２が形成された領域（保護素子領域）の断面図であり、図４はこの半導体装置１の上面図である。図２は図４におけるＡ－Ａ方向の断面図であり、図３はＢ－Ｂ方向の断面図となる。図２、３において、この半導体装置１は、ｐ型（第１導電型）であるｐ型基板（半導体基板）１０に形成されている。図４において、Ｒ１はスイッチング素子領域、Ｒ２は保護素子領域であり、Ｒ３はこれらの間を接続する接続領域である。 図２、３において、ｐ型基板１０の表面側においてｎ型（第２導電型）であるｎ層（第１半導体領域）１１が図示される形状で広く形成され、図１における素子Ｔ１、Ｔ２は共にこのｎ層１１を用いて形成されている。図２、３において、ｎ層１１における右側が低電位側（接地電位に近い側）であり、左側が高電位（例えば＋６００Ｖ以上）側となる。図２（スイッチング素子領域）において、低電位側（図中右側）には、ＭＯＳＦＥＴのボディ領域となるｐ型のｐ層（第２半導体領域）１３が形成され、これよりも高電位側には、ｎ型のｎ層（第１半導体領域）１１が形成されている。また、ｎ層１１には、その高電位側で、高濃度でありより深いｎ型のｎ層（埋込ｎ型層：埋込半導体領域）１１Ａが連結して形成されている。同様に、図３（保護素子領域）において、低電位側（図中右側）においても、前記のｐ層１３に対応してｐ層１６が形成されるが、その不純物濃度や深さ等はｐ層１３と同一である必要はない。これよりも高電位側には、図２と同様に、ｎ層１１、ｎ層（埋込ｎ型層：埋込半導体領域））１１Ａが同様に形成されている。後述するように、スイッチング素子領域（図２）中におけるｎ層１１、ｎ層１１Ａは保護素子領域側（図３）におけるｎ層１１、ｎ層１１Ａとそれぞれ連結されているが、その不純物濃度や深さはスイッチング素子領域側と保護素子領域側で一致する必要はなく、素子Ｔ１、素子Ｔ２の特性に応じて個別に調整が可能である。 図４においてはｎ層１１Ａの全体形状は円形（すなわち、スイッチング素子Ｒ１側と保護素子領域Ｒ２側で同一の扇形形状）とされているが、この形状が円形（スイッチング素子Ｒ１側と保護素子領域Ｒ２側での形状が同一である）必要はない。すなわち、ＬＤＭＯＳの特性、ダイオードの特定に応じてこの形状は適宜設定することができる。形状だけではなく、その不純物濃度についても同様である。更に、不純物濃度については、ｎ層１１についても同様である。 また、図２、３において、ｎ層１１における左側（高電位側）の表面には、高濃度のｎ型層であるｎ＋層（共通コンタクト領域）１２が形成されている。図４に示されるように、これらの図におけるｎ＋層１２は実際には同じものであり、図２、３においては、異なる方向の断面が示されている。 図２において、ｎ層１１上のｎ＋層１２は、図１における素子Ｔ１のドレイン（Ｄ）領域におけるコンタクト層として機能する。一方、ｐ層１３の表面には、高濃度のｎ型であるｎ＋層（第３半導体領域）１４、高濃度のｐ型であるｐ＋層１５が、それぞれ左側、右側に形成されている。ｐ＋層１５はｐ層１３（第２半導体領域）へのコンタクト層として形成され、これによってｐ層１３の電位が図１におけるＶＢＧとされる。ｎ＋層１４は、素子Ｔ１のソース（Ｓ）領域として機能し、その電位は図１のＶＳとされる。 図３においては、