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JP-2026076768-A - 半導体装置およびその製造方法

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Abstract

【課題】半導体装置の耐圧および信頼性を向上させる。 【解決手段】セル領域ＣＡには、複数の半導体素子が形成される。終端領域ＴＡは、平面視においてセル領域ＣＡを囲む。半導体基板ＳＵＢの上面ＴＳから所定の深さに達するように、終端領域ＴＡの半導体基板ＳＵＢ中には、ｐ型のリサーフ領域ＲＳ１が形成されている。リサーフ領域ＲＳ１は、平面視においてセル領域ＣＡを囲むように、終端領域ＴＡに環状に形成されている。リサーフ領域ＲＳ１は、不純物としてボロンを含む。 【選択図】図３

Inventors

  • 江口 聡司
  • 山下 泰典
  • 王 彦哲
  • 久田 賢一

Assignees

  • ルネサスエレクトロニクス株式会社

Dates

Publication Date
20260512
Application Date
20241024

Claims (20)

  1. 複数の半導体素子が形成されたセル領域と、 平面視において前記セル領域を囲む終端領域と、 上面および下面を有し、且つ、炭化珪素からなる第１導電型の半導体基板と、 前記半導体基板の前記上面から所定の深さに達するように、前記終端領域の前記半導体基板中に形成された、前記第１導電型と反対の第２導電型の第１不純物領域と、 を備え、 前記第１不純物領域は、平面視において前記セル領域を囲むように、前記終端領域に環状に形成され、 前記第１不純物領域は、不純物としてボロンを含み、 前記第１不純物領域と前記半導体基板との接合面を示す仮想曲線は、所定の曲率半径を有する、半導体装置。
  2. 請求項１に記載の半導体装置において、 前記曲率半径は、０．５μｍ以上且つ１．５μｍ以下である、半導体装置。
  3. 請求項１に記載の半導体装置において、 前記曲率半径は、前記第１不純物領域の深さ以上である、半導体装置。
  4. 請求項３に記載の半導体装置において、 前記曲率半径は、前記第１不純物領域から伸びる空乏層の幅以下である、半導体装置。
  5. 請求項１に記載の半導体装置において、 前記第１不純物領域は、中央部と、前記中央部よりも前記セル領域に近い内端部と、前記中央部よりも前記セル領域から遠い外端部とを有し、 前記中央部は、不純物としてボロンを含み、 前記内端部および前記外端部は、不純物としてボロンおよび炭素を含む、半導体装置。
  6. 請求項１に記載の半導体装置において、 前記半導体基板の前記上面から所定の深さに達するように、前記終端領域の前記半導体基板中に形成された前記第２導電型の第２不純物領域を更に備え、 前記第２不純物領域の深さは、前記第１不純物領域の深さよりも浅く、 前記第２不純物領域は、不純物としてアルミニウムを含み、 前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、 前記第２不純物領域は、平面視において前記セル領域を囲むように、前記終端領域に環状に形成され、 前記第１不純物領域は、平面視において前記第２不純物領域を囲み、且つ、前記第２不純物領域の一部に接する、半導体装置。
  7. 請求項６に記載の半導体装置において、 前記半導体基板の前記上面上に形成された層間絶縁膜と、 前記終端領域の前記層間絶縁膜上に形成され、且つ、前記第２不純物領域に電気的に接続されたソース配線と、 前記半導体基板の前記下面下に形成されたドレイン電極と、 を更に備え、 前記第１不純物領域は、前記第２不純物領域を介して前記ソース配線に電気的に接続されている、半導体装置。
  8. 請求項１に記載の半導体装置において、 前記複数の半導体素子は、ＭＯＳＦＥＴ、ＩＧＢＴまたはショットキーバリアダイオードである、半導体装置。
  9. 複数の半導体素子が形成されるセル領域と、平面視において前記セル領域を囲む終端領域とを備えた半導体装置の製造方法であって、 （ａ）上面および下面を有し、且つ、炭化珪素からなるｎ型の半導体基板を用意する工程、 （ｂ）前記半導体基板の前記上面から所定の深さに達するように、前記終端領域の前記半導体基板中に、ｐ型の第１不純物領域を形成する工程、 を備え、 前記第１不純物領域は、平面視において前記セル領域を囲むように、前記終端領域に環状に形成され、 前記第１不純物領域は、中央部と、前記中央部よりも前記セル領域に近い内端部と、前記中央部よりも前記セル領域から遠い外端部とを有し、 前記（ｂ）工程は、 （ｂ１）前記半導体基板のうち前記中央部、前記内端部および前記外端部になる箇所中に、第１マスク膜を用いてボロンをイオン注入する工程、 （ｂ２）前記半導体基板のうち前記内端部および前記外端部になる箇所中に、第２マスク膜を用いて炭素をイオン注入する工程、 （ｂ３）前記（ｂ１）工程および前記（ｂ２）工程後、熱処理を行うことで、前記中央部、前記内端部および前記外端部に含まれる前記ボロンを拡散させる工程、 を有する、半導体装置の製造方法。
  10. 請求項９に記載の半導体装置の製造方法において、 前記（ｂ３）工程において、前記内端部および前記外端部における前記ボロンの拡散は、前記中央部における前記ボロンの拡散よりも小さい、半導体装置の製造方法。
  11. 請求項９に記載の半導体装置の製造方法において、 前記第１不純物領域と前記半導体基板との接合面を示す仮想曲線は、所定の曲率半径を有する、半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法において、 前記曲率半径は、０．５μｍ以上且つ１．５μｍ以下である、半導体装置の製造方法。
  13. 請求項１１に記載の半導体装置の製造方法において、 前記曲率半径は、前記第１不純物領域の深さ以上である、半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、 前記曲率半径は、前記第１不純物領域から伸びる空乏層の幅以下である、半導体装置の製造方法。
  15. 請求項９に記載の半導体装置の製造方法において、 前記第１マスク膜は、前記中央部になる箇所を開口する第１開口パターンと、前記内端部になる箇所を部分的に開口する複数の第２開口パターンと、前記外端部になる箇所を部分的に開口する複数の第３開口パターンとを含み、 前記複数の第２開口パターンおよび前記複数の第３開口パターンの各々の開口幅は、前記第１開口パターンの開口幅よりも狭い、半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、 前記複数の第２開口パターンおよび前記複数の第３開口パターンの各々の開口幅は、前記中央部から離れるに連れて狭くなる、半導体装置の製造方法。
  17. 請求項１５に記載の半導体装置の製造方法において、 前記第２マスク膜は、前記内端部になる箇所を部分的に開口する複数の第４開口パターンと、前記外端部になる箇所を部分的に開口する複数の第５開口パターンとを含み、 前記複数の第４開口パターンおよび前記複数の第５開口パターンの各々の開口幅は、前記第１開口パターンの開口幅よりも狭い、半導体装置の製造方法。
  18. 請求項１７に記載の半導体装置の製造方法において、 前記複数の第４開口パターンおよび前記複数の第５開口パターンの各々の開口幅は、前記中央部から離れるに連れて広くなる、半導体装置の製造方法。
  19. 請求項９に記載の半導体装置の製造方法において、 （ｃ）前記半導体基板の前記上面から所定の深さに達するように、前記終端領域の前記半導体基板中に、ｐ型の第２不純物領域を形成する工程、 を更に備え、 前記第２不純物領域の深さは、前記第１不純物領域の深さよりも浅く、 前記第２不純物領域は、不純物としてアルミニウムを含み、 前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、 前記第２不純物領域は、平面視において前記セル領域を囲むように、前記終端領域に環状に形成され、 前記第１不純物領域は、平面視において前記第２不純物領域を囲み、且つ、前記第２不純物領域の一部に接する、半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、 （ｄ）前記半導体基板の前記上面上に層間絶縁膜を形成する工程、 （ｅ）前記終端領域の前記層間絶縁膜上に、前記第２不純物領域に電気的に接続されるソース配線を形成する工程、 （ｆ）前記半導体基板の前記下面下に、ドレイン電極を形成する工程、 を更に備え、 前記第１不純物領域は、前記第２不純物領域を介して前記ソース配線に電気的に接続される、半導体装置の製造方法。

Description

本発明は、半導体装置およびその製造方法に関し、特に、炭化珪素からなる半導体基板を用いた半導体装置およびその製造方法に関する。 パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）のような半導体素子を備えた半導体装置が広く使用されている。炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）と比較して、絶縁破壊の電界強度が約１桁大きい。このため、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴでは、耐圧を保持するドリフト領域を約１/１０に薄くし、不純物濃度を約１００倍に高くすることで、素子抵抗を理論上３桁以上に低減できる。また、ＳｉＣのバンドギャップは、Ｓｉのバンドギャップよりも約３倍大きいので、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴは、高温動作を行える。 このような高耐圧製品の半導体装置は、複数の半導体素子が形成されたセル領域と、平面視においてセル領域を囲む終端領域とを備える。終端領域の最内周には、例えば０Ｖのようなソース電圧が印加され、終端領域の最外周には、例えば１０００Ｖ以上のようなドレイン電圧が印加される。このため、終端領域で半導体装置の耐圧を維持する必要がある。 例えば特許文献１では、終端領域の半導体基板中に、ｐ型の不純物領域であるリサーフ領域が形成されている。リサーフ領域は、平面視においてセル領域を囲むように、環状に形成されている。 特開２０１８－９８２８８号公報 図１は、実施の形態１における半導体装置を示す平面図である。図２は、実施の形態１における半導体装置を示す平面図である。図３は、実施の形態１におけるセル領域および終端領域を示す断面図である。図４は、実施の形態１において、セル領域のＭＯＳＦＥＴおよび終端領域のリサーフ領域の周囲を拡大した断面図である。図５は、実施の形態１における終端領域のリサーフ領域の詳細を示す断面図である。図６は、実施の形態１における終端領域のリサーフ領域の詳細を示す断面図である。図７は、実施の形態１におけるリサーフ領域の不純物プロファイルである。図８は、実施の形態１における半導体装置の製造工程を示す断面図である。図９は、図８に続く半導体装置の製造工程を示す断面図である。図１０は、図９に続く半導体装置の製造工程を示す断面図である。図１１は、図１０に続く半導体装置の製造工程を示す断面図である。図１２は、図１１に続く半導体装置の製造工程を示す断面図である。図１３は、図１２に続く半導体装置の製造工程を示す断面図である。図１４は、図１３に続く半導体装置の製造工程を示す断面図である。図１５は、図１４に続く半導体装置の製造工程を示す断面図である。図１６は、図１５に続く半導体装置の製造工程を示す断面図である。図１７は、図１６に続く半導体装置の製造工程を示す断面図である。図１８は、変形例における半導体装置を示す断面図である。 以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 また、本願において説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向は、ある構造体の上下方向、深さ方向または厚さ方向である。また、本願で用いられる「平面図」または「平面視」などの表現は、Ｘ方向およびＹ方向によって構成される面を「平面」とし、この「平面」をＺ方向から見ることを意味する。 （実施の形態１） 以下に図１から図４を用いて、実施の形態１における半導体装置１００について説明する。 図１に示されるように、半導体装置１００は、複数の半導体素子が形成されたセル領域ＣＡと、平面視においてセル領域ＣＡを囲む終端領域ＴＡとを備える。実施の形態１では、半導体素子の一例として、図４に示されるようなｎ型のＭＯＳＦＥＴ１Ｑを例示する。 図１に示されるように、半導体装置１００は、複数の配線を備える。セル領域ＣＡには、配線としてソース電極ＳＥが形成されている。複数のＭＯＳＦＥＴ１Ｑは、ソース電極ＳＥの下方に形成されている。終端領域ＴＡには、それぞれ配線として、ゲート配線ＧＷ、ソース配線ＳＷおよびガードリング配線ＧＲが形成されている。 ゲート配線ＧＷは、平面視においてソース電極ＳＥを囲んでいる。ソース配線ＳＷは、ソース電極ＳＥから引き出され、平面視においてゲート配線ＧＷを囲むように、環状に形成されている。ガードリング配線ＧＲは、平面視においてソース配線ＳＷを囲むように、環状に形成されている。 また、図３に示されるように、ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびガードリング配線ＧＲは、保護膜ＰＩＱで覆われている。保護膜ＰＩＱの一部には、開口部が設けられている。保護膜ＰＩＱは、樹脂膜であり、例えばポリイミド膜である。 図１に破線で示されるように、ソースパッドＳＰおよびゲートパッドＧＰは、ソース電極ＳＥおよびゲート配線ＧＷのうち保護膜ＰＩＱの開口部で露出している箇所である。ソースパッドＳＰ上およびゲートパッドＧＰ上に、外部接続用部材が接続されることで、半導体装置１００が、他の半導体装置、リードフレームまたは配線基板などに電気的に接続できる。なお、外部接続用部材は、例えば、アルミニウム、金または銅からなるワイヤであるか、銅板からなるクリップなどである。 図２は、終端領域ＴＡの半導体基板ＳＵＢ中に形成されたｐ型のリサーフ領域ＲＳ１およびｐ型のリサーフ領域ＲＳ２を示している。図２においてハッチングを付した領域が、リサーフ領域ＲＳ１である。なお、図２に示されるリサーフ領域ＲＳ１の位置は、図１に破線で示されるリサーフ領域ＲＳ１の位置と一致している。 リサーフ領域ＲＳ１およびリサーフ領域ＲＳ２は、それぞれ、平面視においてセル領域ＣＡを囲むように、終端領域ＴＡに環状に形成されている。また、リサーフ領域ＲＳ１の一部およびリサーフ領域ＲＳ２の一部は、互いに接し、平面視において重なっている。 以下に図３および図４を用いて、セル領域ＣＡに形成されるＭＯＳＦＥＴ１Ｑの断面構造と、終端領域ＴＡの断面構造とについて説明する。なお、図４の終端領域ＴＡは、図３の一部であり、リサーフ領域ＲＳ１の周囲の構造を拡大して示している。また、図４では、図３に示される保護膜ＰＩＱの図示を省略している。 ＜セル領域ＣＡのＭＯＳＦＥＴ１Ｑの構造＞ 図４に示されるように、半導体基板ＳＵＢは、上面ＴＳおよび下面ＢＳを有し、ｎ型の炭化珪素（ＳｉＣ）からなる。半導体基板ＳＵＢは、ｎ型のドリフト領域ＮＶおよびｎ型のドレイン領域ＮＤを有する。ドレイン領域ＮＤは、半導体基板ＳＵＢの下面ＢＳから半導体基板ＳＵＢの上面ＴＳへ向かって所定の厚さを有するように、半導体基板ＳＵＢ中に形成されている。ドレイン領域ＮＤの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。 半導体基板ＳＵＢは、例えば、ｎ型のＳｉＣ基板と、上記ｎ型のＳｉＣ基板上に、エピタキシャル成長法によって形成されたｎ型のＳｉＣ層との積層体であってもよい。その場合、上記ｎ型のシリコン基板がドレイン領域ＮＤを構成し、上記ｎ型のＳｉＣ層がドリフト領域ＮＶを構成する。 半導体基板ＳＵＢの下面ＢＳ下には、ドレイン電極ＤＥが形成されている。ドレイン電極ＤＥは、例えばアルミニウム膜、チタン膜、ニッケル膜、金膜または銀膜のような単層の金属膜であるか、これらの金属膜を適宜積層させた積層膜からなる。ドレイン領域ＮＤおよびドレイン電極ＤＥは、半導体基板ＳＵＢの下面ＢＳ全体に渡って形成されている。半導体基板ＳＵＢ（ドレイン領域ＮＤ、ドリフト領域ＮＶ）には、ドレイン電極ＤＥからドレイン電位が供給される。 セル領域ＣＡの半導体基板ＳＵＢの上面ＴＳ上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ゲート絶縁膜ＧＩは、例えば酸化シリコン膜からなる。ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜からなる。 セル領域ＣＡの半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するｐ型のボディ領域ＰＢが形成されている。ボディ領域ＰＢ中には、ｎ型のソース領域ＮＳおよびｐ型の高濃度拡散領域ＰＲが形成されている。ソース領域ＮＳの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。高濃度拡散領域ＰＲの不純物濃度は、ボディ領域ＰＢの不純物濃度よりも高い。 なお、ボディ領域ＰＢおよび高濃度拡散領域ＰＲは、不純物としてアルミニウム（Ａｌ）を含む。ソース領域ＮＳは、不純物として窒素（Ｎ）を含む。 ゲート電極ＧＥは、隣り合う２つのボディ領域ＰＢの各々の一部と、隣り合う２つのボディ領域ＰＢの間に位置するドリフト領域ＮＶとに跨るように形成される。ボディ領域ＰＢのうち、ゲート絶縁膜ＧＩを介してゲート電極ＧＥの下方に位置し、且つ、平面視においてソース領域ＮＳとドリフト領域ＮＶとの間に位置する箇所が、ＭＯＳＦＥＴ１Ｑのチャネル領域を構成する。 半導体基板ＳＵＢの上面ＴＳ上には、ＭＯＳＦＥＴ１Ｑを覆うように、層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬは、例えば酸化シリコン膜である。層間絶縁膜ＩＬ中には、ソース領域ＮＳおよび高濃度拡散領域ＰＲに達するように、孔ＣＨが形成されている。 セル領域ＣＡの層間絶縁膜ＩＬ上には、ソース電極ＳＥが形成されている。ソース電極ＳＥは、孔ＣＨの内部にも形成され、ソース領域ＮＳ、高濃度拡散領域ＰＲおよびボディ領域ＰＢに電気的に接続され、これらの不純物領域にソース電位を供給する。 図３に示されるように、終端領域ＴＡには、引き出し部ＧＥａが形成されている。引き出し部ＧＥａは、セル領域ＣＡに形成されている複数のゲート電極ＧＥと一体化している。終端領域ＴＡにおいて、層間絶縁膜ＩＬ中には、引き出し部ＧＥａに達する孔ＣＨが形成されている。層間絶縁膜ＩＬ上および孔ＣＨの内部には、ゲート配線ＧＷが形成されている。ゲート配線ＧＷは、引き出し部ＧＥａに電気的に接続され、ゲート電極ＧＥにゲート電位を供給する。また、終端領域ＴＡにおいて、層間絶縁膜ＩＬ中には、半導体基板ＳＵＢに達する孔ＣＨも形成されている。 ＜終端領域ＴＡの構造＞ 図３に示されるように、終端領域ＴＡの半導体基板ＳＵＢの上面ＴＳ上には、フィールド絶縁膜ＩＦ０が形成されている。フィールド絶縁膜ＩＦ０は、例えば酸化シリコン膜であり、ゲート絶縁膜ＧＩよりも大きい厚さを有する。半導体基板ＳＵＢの上面ＴＳ上には、フィールド絶縁膜ＩＦ０を覆うように、層間絶縁膜ＩＬが形成されている。終端領域ＴＡの層間絶縁膜ＩＬ上には、ゲート配線ＧＷ、ソース配線ＳＷおよびガードリング配線ＧＲが形成されている。 ソース電極ＳＥ、ゲート配線ＧＷ、ソース配線ＳＷおよびガードリング配線ＧＲは、例えば、バリアメタル膜と、上記バリアメタル膜上に形成された導電性膜とからなる。上記バリアメタル膜は、例えばチタンタングステン膜である。上記導電性膜は、例えば銅またはシリコンが添加されたアルミニウム合金膜である。 図３および図４に示されるように、終端領域ＴＡの半導体基板ＳＵＢ中には、半導体基板ＳＵＢの上面ＴＳから所定の深さに達するように、ｐ型のリサーフ領域ＲＳ１、ｐ型のリサーフ領域ＲＳ２およびｎ型の不純物領域ＮＧＲが形成されている。不純物領域ＮＧＲの不純物濃度は、ドリフト領域ＮＶの不純物濃度よりも高い。リサーフ領域ＲＳ１の深さは、例えば０．５μｍ以上且つ１．５μｍ以下である。リサーフ領域ＲＳ２の深さは、リサーフ領域ＲＳ１の深さよりも浅い。 また、リサーフ領域ＲＳ２中には、ｐ型のリサーフ領域ＲＳ３が形成されている。リサーフ領域ＲＳ２の不純物濃度は、リサーフ領域ＲＳ１の不純物濃度よりも高い。リサーフ領域ＲＳ３の不純物濃度は、リサーフ領域ＲＳ２の不