JP-2026076824-A - 基準電圧源回路

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Abstract

【課題】ベース電流誤差の影響を受けることがない基準電圧を出力可能とする。【解決手段】第３のバイポーラトランジスタ３のコレクタ電流ＩＣ３には、第１の抵抗器１１の電流が供給される一方、第３のバイポーラトランジスタ３のベースには、第２のカレントミラー回路１０２の出力段Ｏc2-1から供給される電流が供給されてベース電流の補償が行われ、第３のバイポーラトランジスタ３のベース・エミッタ間電圧ＶＢＥ３は、ベース電流誤差の影響を受けることがない電圧となり、その結果、出力端子３１にもベース電流誤差の影響を受けることがない基準電圧が得られるものとなっている。【選択図】図２

Inventors

小金伴弘

Assignees

日清紡マイクロデバイス株式会社

Dates

Publication Date: 20260512
Application Date: 20241024

Claims (4)

正規化エミッタ面積比が１：ｍに設定され、ベースが相互に接続されたた第１のＮＰＮバイポーラトランジスタと第２のＮＰＮバイポーラトランジスタとを有し、前記第１のＮＰＮバイポーラトランジスタのコレクタが、第１のカレントミラー回路の第１の入力段に接続され、前記第２のＮＰＮバイポーラトランジスタのコレクタが、前記第１のカレントミラー回路の第１の出力段に接続され、コレクタとベースが相互に接続された第３のＮＰＮバイポーラトランジスタのエミッタが接地される一方、前記第３のＮＰＮバイポーラトランジスタのコレクタが、第１の抵抗器を介して前記第１のＮＰＮバイポーラトランジスタのエミッタに接続されると共に、前記第１の抵抗器及び第２の抵抗器を介して前記第２のＮＰＮバイポーラトランジスタのエミッタに接続され、前記第２のＮＰＮバイポーラトランジスタのコレクタが、第１の電圧・電流変換回路の第１の入力段に接続され、前記第１の電圧・電流変換回路の第１の出力段が前記第２のＮＰＮバイポーラトランジスタのベースに接続され、前記第１のカレントミラー回路の第２の出力段が、エミッタが接地された第４のＮＰＮバイポーラトランジスタのコレクタに接続され、前記第１の電圧・電流変換回路の第２の出力段が、前記第４のＮＰＮバイポーラトランジスタのコレクタに接続され、前記第４のＮＰＮバイポーラトランジスタのコレクタが、第２の電圧・電流変換回路の入力段に接続され、前記第２の電圧・電流変換回路の第１の出力段が、前記第４のＮＰＮバイポーラトランジスタのベースに接続され、前記第２の電圧・電流変換回路の第２の出力段が、第２のカレントミラー回路の入力段に接続され、前記第２のカレントミラー回路の出力段が、前記第３のＮＰＮバイポーラトランジスタのベースに接続され、前記第２のＮＰＮバイポーラトランジスタのエミッタに基準電圧を出力可能としてなることを特徴とする基準電圧源回路。
前記第１及び第２のカレントミラー回路、並びに、前記第１及び第２の電圧・電流変換回路は、ＭＯＳトランジスタを用いてなることを特徴とする請求項１記載の基準電圧源回路。
前記第１の電圧・電流変換回路は、当該第１の電圧・電流変換回路の第１の出力段に生ずる電流に比例した電流が、当該第１の電圧・電流変換回路の第２の出力段に生ずるよう構成されてなることを特徴とする請求項２記載の基準電圧源回路。
前記第２の電圧・電流変換回路は、当該第２の電圧・電流変換回路の第１の出力段に生ずる電流に比例した電流が、当該第２の電圧・電流変換回路の第２の出力段に生ずるよう構成されてなることを特徴とする請求項３記載の基準電圧源回路。

Description

本発明は、アナログ回路において用いられる基準電圧の供給を可能とした基準電圧源回路に係り、特に、出力電圧特性の向上等を図ったものに関する。基準電圧源回路は、各種のアナログ回路などにおいて必要とされる基準電圧を生成、供給する回路として用いられていることは、良く知られている通りである。例えば、図４には、従来の基準電圧源回路の一回路構成例が示されており、以下、同図を参照しつつ、従来回路について説明する。この基準電圧源回路は、いわゆるバンドギャップ・リファレンス回路を基本としてなるもので、ベースが出力端子Ｖｏｕｔｐに共通接続された第１及び第２のトランジスタＱ１ｐ，Ｑ２ｐと、この第１及び第２のトランジスタＱ１ｐ，Ｑ２ｐに対する能動負荷となるカレントミラー回路を構成する第３及び第４のトランジスタＱ３ｐ，Ｑ４ｐとを主たる構成要素として構成されてなるものである。なお、第１及び第２のトランジスタＱ１ｐ，Ｑ２ｐには、ＮＰＮバイポーラトランジスタが、また、第３及び第４のトランジスタＱ３ｐ，Ｑ４ｐには、ＰＮＰバイポーラトランジスタが、それぞれ用いられている。かかる従来回路の動作について、以下説明する。まず、ＮＰＮバイポーラトランジスタにおいては、次述する関係式が成立することは、良く知られている通りである。ＩＣ＝ｍ×Ｉs×ｅｘｐ（ＶＢＥ／ＶＴ）・・・式１ａＩＣ＝βnＩＢ・・・式１ｂＩＣ＋ＩＢ＝ＩＥ・・・式１ｃここで、ＩＣはコレクタ電流、ｍは正規化エミッタ面積比、Ｉsは飽和電流、ＶＢＥはベース・エミッタ間電圧、βnはベース電流増幅率、ＩＢはベース電流、ＩＥはエミッタ電流である。また、ＶＴは熱電圧であり、ボルツマン定数ｋ、絶対温度Ｔ、電気素量ｑを用いて、ＶＴ＝ｋ×Ｔ／ｑと求められるものである。次いで、上述のＮＰＮバイポーラトランジスタのベース電流増幅率βn及びＰＮＰバイポーラトラジスタのベース電流増幅率βｐは十分大きいと仮定すると、式１ｂ、式１ｃからＩＢ≒０、及び、ＩＣ≒ＩＥが成立する。このとき、ＰＮＰバイポーラトランジスタである第３及び第４のトランジスタＱ３ｐ，Ｑ４ｐの正規化エミッタ面積比を等しく設定することで、ＮＰＮバイポーラトランジスタである第１のトランジスタＱ１ｐのコレクタ電流ＩＣ１ｐと同じくＮＰＮバイポーラトランジスタである第２のトランジスタＱ２ｐのコレクタ電流ＩＣ２ｐが等しくなる。また、第１及び第２のトランジスタＱ１ｐ，Ｑ２ｐのコレクタ電流に必要なベース電流は、第５のトランジスタＱ５ｐのエミッタから供給されるものとなっている。したがって、第１のトランジスタＱ１ｐと第２のトランジスタＱ２ｐの正規化エミッタ面積比を、χ：１（但し、χは１より大きい自然数）とし、また、第１のトランジスタＱ１ｐのベース・エミッタ間電圧をＶＢＥ１ｐ、第２のトランジスタＱ２ｐのベース・エミッタ間電圧をＶＢＥ２ｐとすると、第２の抵抗器Ｒ２ｐに流れる電流ＩＰＴＡＴｐは、先の式１ａを用いて下記する式２のように表すことができる。ＩＰＴＡＴｐ＝（ＶＢＥ２ｐ－ＶＢＥ１ｐ）／Ｒ２ｐ＝｛ＶＴ・ｌｎ（ＩＣ２ｐ／Ｉs）－ＶＴ・ｌｎ（ＩＣ１ｐ／χＩs）｝／Ｒ２ｐ＝（ＶＴ／Ｒ２ｐ）・ｌｎ（χ）・・・式２しかして、第１の抵抗器Ｒ１ｐには、式２で表された電流ＩＰＴＡＴｐの２倍の電流が流れるため、出力端子ＶＯＵＴｐに発生する電圧は、下記する式３のように表される。ＶＯＵＴｐ＝ＶＢＥ１ｐ＋｛１＋（２Ｒ１ｐ／Ｒ２ｐ）｝ＶＴ・ｌｎ（χ）・・・式３ところで、ＮＰＮバイポーラトランジスタのベース・エミッタ間電圧は、負の温度特性を有することが知られている（例えば、非特許文献１参照）。したがって、上述の式３において、第１項のＶＢＥ１ｐの負の温度特性を、第２項の熱電圧ＶＴの正の温度特性で打ち消すことで、出力電圧ＶＯＵＴｐを温度に不感な電圧とすることができる。かかる従来回路は、ＮＰＮバイポーラトランジスタのベース電流増幅率βn及びＰＮＰバイポーラトランジスタのベース電流増幅率βｐが十分大きいことを仮定したものである。半導体製造工程にあって、バイポーラプロセスの場合、ベース電流増幅率は１００～２００程度であるので、上述の仮定は成立するものであった。 A. PAUL BROKAW, “A Simple Three-Terminal IC Bandgap Reference”, （米）, DECEMBER. 1974, IEEE Journal of Solid-State Circuits, vol. 6, no. 9, pp.388?393Michiel A.P. Pertijs, Johan H. Huijsing, "Precision Temperature Sensors in CMOS Technology", （米）, Springer, 2006 本発明の実施の形態における基準電圧源回路の基本回路構成例を示す回路図である。図１に示された基本回路のより具体的な回路構成例を示す回路図である。本発明の実施の形態における基準電圧源回路の温度変化に対する出力電圧変化特性を示す特性線図である。従来の基準電圧源回路の回路構成例を示す回路図である。従来回路の温度変化に対する出力電圧変化特性を示す特性線図である。以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。最初に、本発明の実施の形態における基準電圧源回路の基本回路構成例について、図１を参照しつつ説明する。本発明の実施の形態における基準電圧源回路は、第１及び第２のカレントミラー回路（図１においては、それぞれ「ＣＭ１」、「ＣＭ２」と表記）１０１，１０２と、第１及び第２の電圧・電流変換回路（図１においては、それぞれ「ＶＩ１」、「ＶＩ２」と表記）１０３，１０４と、第１乃至第４のバイポーラトランジスタ（図１においては、それぞれ「Ｑ１」、「Ｑ２」、「Ｑ３」、「Ｑ４」と表記）１～４とを主たる構成要素として構成されたものとなっている。ここで、本発明の実施の形態において、第１乃至第４のバイポーラトランジスタ１～４には、ＮＰＮバイポーラトランジスタが用いられている。以下、この基本回路構成例の回路構成について具体的に説明する。第１及び第２のバイポーラトランジスタ１，２は、ベースが相互に接続される一方、第１のバイポーラトランジスタ１のコレクタは、第１のカレントミラー回路１０１の入力段Ｉc1-1に、第２のバイポーラトランジスタ２のコレクタは、第１のカレントミラー回路１０１の第１の出力段Ｏc1-1及び第１の電圧・電流変換回路１０３の入力段Ｉv1-1に、それぞれ接続されている。そして、第１の電圧・電流変換回路１０３の第１の出力段Ｏv1-1は、第１及び第２のバイポーラトランジスタ１，２のベースに接続されている。また、第１のカレントミラー回路１０１の第２の出力段Ｏc1-2と第１の電圧・電流変換回路１０３の第２の出力段Ｏv1-2は、共に第２の電圧・電流変換回路１０４の入力段Ｉv2-1及び第４のバイポーラトランジスタ４のコレクタに接続されている。そして、第４のバイポーラトランジスタ４のベースは、第２の電圧・電流変換回路１０４の第１の出力段Ｏv2-1に接続される一方、第２の電圧・電流変換回路１０４の第２の出力段Ｏv2-2は、第２のカレントミラー回路１０２の入力段Ｉc2-1に接続されている。また、第４のバイポーラトランジスタ４のエミッタは、グランドに接続されている。そして、第２のカレントミラー回路１０２の出力段Ｏc2-1は、第３のバイポーラトランジスタ３のベース及びコレクタに接続されている。第３のバイポーラトランジスタ３は、エミッタがグランドに接続される一方、コレクタが第１の抵抗器１１を介して第１のバイポーラトランジスタ１のエミッタに接続されると共に、第１及び第２の抵抗器１１，１２を介して第２のバイポーラトランジスタ２のエミッタに接続されるようになっている。そして、第２のバイポーラトランジスタ２のエミッタは、出力端子３１に接続されており、後述するように基準電圧が得られるようになっている。かかる構成において、第１の電圧・電流変換回路１０３は、ＭＯＳトランジスタで構成されるため（詳細は後述）、この第１の電圧・電流変換回路１０３の第１の入力段Ｉv1-1には、直流電流が発生することはない。その一方、第１及び第２のバイポーラトランジスタ１，２のベースに接続された第１の電圧・電流変換回路１０３の第１の出力段Ｏv1-1には、第１及び第２のバイポーラトランジスタ１，２の各々のベース電流ＩＢ１とＩＢ２の和に等しい電流のみが発生する。そして、第１の電圧・電流変換回路１０３の第２の出力段Ｏv1-2には、第１の出力段Ｏv1-1における電流、すなわち、ベース電流ＩＢ１とＩＢ２の和に比例した電流が発生する。また、第２の電圧・電流変換回路１０４も、ＭＯＳトランジスタで構成されるため（詳細は後述）、その入力段Ｉv2-1に直流電流は発生しない。また、第１のカレントミラー回路１０１の第２の出力段Ｏc1-2に発生する電流は、入力段Ｉc1-1に発生する電流に比例するものとなっている。これにより、第１のカレントミラー回路１０１の第２の出力段Ｏc1-2に発生する電流と、第１の電圧・電流変換回路１０３の第２の出力段Ｏv1-2に発生する電流の和が、第４のバイポーラトランジスタ４のコレクタにそのまま流れることとなる。さらに、第２の電圧・電流変換回路１０４の第２の出力段Ｏv2-2に発生する電流は、出力段Ｏv2-1に発生する電流に比例し、この電流は、ＭＯＳトランジスタで構成される（詳細は後述）第２のカレントミラー回路１０２の入力段Ｉc2-1に供給される。一方、第３のバイポーラトランジスタ３のコレクタ及びベースには、第１の抵抗器１１の電流と、第２のカレントミラー回路１０２の出力段Ｏc2-1に発生する電流の和が供給される。しかして、第３のバイポーラトランジスタ３のコレクタ電流ＩＣ３には、第１の抵抗器１１の電流が供給され、その一方で、ベース電流は第２のカレントミラー回路１０２の出力段Ｏc2-1から供給される電流で補われるため、第３のバイポーラトランジスタ３のベース・エミッタ間電圧ＶＢＥ３は、ベース電流誤差の影響を受けることがない電圧となる。図２には、図１に示された基準電圧源回路の具体回路構成例が示されており、以下、同図を参照しつつ、この具体回路構成例について説明する。なお、図１に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明することとする。まず、第１のカレントミラー回路１０１は、第１乃至第３のＭＯＳトランジスタ（図２においては、それぞれ「Ｍｐ１」、「Ｍｐ２」、「Ｍｐ３」と表記）２１～２３を有して構成されたものとなっている。また、第１の電圧・電流変換回路１０３は、第４及び第５のＭＯＳトランジスタ（図２においては、それぞれ「Ｍｐ４」、「Ｍｐ５」と表記）２４，２５を有して構成されたものとなっている。また、第２のカレントミラー回路１０２は、第６及び第７のＭＯＳトランジスタ（図２においては、それぞれ「Ｍｐ６」、「Ｍｐ７」と表記）２６，２７を有して構成されたものとなっている。さらに、第２の電圧・電流変換回路１０４は、第８のＭＯＳトランジスタ（図２においては「Ｍｎ１」と表記）２８を有して構成されたものとなっている。なお、本発明の実施の形態においては、第１乃至第７のＭＯＳトランジスタ２１～２７に、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconducto