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JP-2026076857-A - シフトレジスタ、表示装置、シフトレジスタの駆動方法

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Abstract

【課題】シフトレジスタの単位回路において、リセット時に高電位電源および低電位電源が短絡する不具合が生じうる。 【解決手段】本シフトレジスタは、複数の単位回路を備え、各単位回路は、セット信号が入力される第１回路と、リセット信号が入力される第２回路と、第１トランジスタおよび第２トランジスタと、前記第１トランジスタのゲート端子に接続する第１ノードと、前記第２トランジスタのゲート端子に接続する第２ノードと、ゲート端子が前記第１ノードに接続する第３トランジスタとを含むシフトレジスタであって、各単位回路は、第３回路を含み、前記第２ノードは、前記第３トランジスタおよび前記第３回路を介して第１電源に接続され、前記第３回路に制御信号が入力される。 【選択図】図１

Inventors

  • 足立 浩是
  • 村上 祐一郎
  • 古田 成
  • 佐々木 寧
  • 柳楽 奈美
  • 山口 尚宏
  • 細谷地 航平

Assignees

  • シャープディスプレイテクノロジー株式会社

Dates

Publication Date
20260512
Application Date
20241024

Claims (20)

  1. 複数の単位回路を備え、各単位回路は、セット信号が入力される第１回路と、リセット信号が入力される第２回路と、第１トランジスタおよび第２トランジスタと、前記第１トランジスタのゲート端子に接続する第１ノードと、前記第２トランジスタのゲート端子に接続する第２ノードと、ゲート端子が前記第１ノードに接続する第３トランジスタとを含むシフトレジスタであって、 各単位回路は、第３回路を含み、 前記第２ノードは、前記第３トランジスタおよび前記第３回路を介して第１電源に接続され、 前記第３回路に制御信号が入力される、シフトレジスタ。
  2. 前記第３回路は、第４トランジスタを含み、 前記第２ノードは、前記第３トランジスタおよび前記第４トランジスタを介して前記第１電源に接続され、 前記第４トランジスタのゲート端子に前記制御信号が入力される、請求項１に記載のシフトレジスタ。
  3. 前記制御信号によって、前記リセット信号のアクティブ期間は前記第４トランジスタがＯＦＦとなる、請求項２に記載のシフトレジスタ。
  4. 前記リセット信号がアクティブである期間に、前記制御信号および前記リセット信号が逆位相の関係となる、請求項２に記載のシフトレジスタ。
  5. 前記制御信号によって、前記セット信号のアクティブ期間は前記第４トランジスタがＯＮとなる、請求項２に記載のシフトレジスタ。
  6. 各単位回路は、前記第１トランジスタの一方の導通端子と、前記第２トランジスタの一方の導通端子とに接続する出力端子を含む、請求項１に記載のシフトレジスタ。
  7. 前記複数の単位回路に複数相のクロック信号が入力され、 前記第１トランジスタの他方の導通端子に前記複数相のクロック信号の１つが入力され、 前記第２トランジスタの他方の導通端子が前記第１電源に接続される、請求項６に記載のシフトレジスタ。
  8. 前記制御信号は、前記複数相のクロック信号の別の１つである、請求項７に記載のシフトレジスタ。
  9. 前記リセット信号は、自段よりも後に位置する単位回路の出力である、請求項１に記載のシフトレジスタ。
  10. 前記リセット信号は、前記複数相のクロック信号の別の１つである、請求項７に記載のシフトレジスタ。
  11. 各単位回路は、ゲート端子が前記第２ノードに接続する第５トランジスタを含み、 前記第１ノードは、前記第５トランジスタを介して前記第１電源に接続される、請求項１に記載のシフトレジスタ。
  12. 各単位回路は、ゲート端子に初期化信号が入力される第６トランジスタを含み、 前記第２ノードは、前記第６トランジスタを介して第２電源に接続される、請求項１～１１のいずれか１項に記載のシフトレジスタ。
  13. 前記第１回路は、前記セット信号が入力され、第１ノードに接続するセットトランジスタを含み、 前記第２回路は、前記リセット信号が入力され、第２ノードに接続するリセットトランジスタを含む、請求項１～１１のいずれか１項に記載のシフトレジスタ。
  14. 前記第１回路は、前記セット信号が入力され、第２ノードに接続するセット補助トランジスタを含み、 前記第２回路は、前記リセット信号が入力され、第１ノードに接続するリセット補助トランジスタを含む、請求項１３に記載のシフトレジスタ。
  15. 各単位回路は、ゲート端子が前記第１ノードに接続される第７トランジスタと、ゲート端子が前記第２ノードに接続される第８トランジスタと、第３ノードとを含み、 前記第３ノードが、前記第５トランジスタを介して前記第１電源に接続され、 前記第３ノードが、前記第７トランジスタを介して第２電源に接続され、 前記第３ノードが、前記第８トランジスタを介して前記第１ノードに接続される、請求項１１に記載のシフトレジスタ。
  16. 各単位回路は、前記出力端子に接続する第４回路を含み、 前記第４回路には、タッチ検出期間の少なくとも一部にアクティブとなる切り替え信号が入力され、 前記第４回路は、前記切り替え信号がアクティブの期間に前記出力端子を前記第１電源の電位に固定し、 前記切り替え信号が、前記制御信号として前記第３回路に入力される、請求項６に記載のシフトレジスタ。
  17. 前記制御信号は、シフト動作期間に前記第４トランジスタをＯＦＦとし、シフト停止期間に前記第４トランジスタをＯＮとする、請求項２に記載のシフトレジスタ。
  18. タッチセンサを備える表示装置に設けられ、 前記シフト停止期間は、タッチ検出期間である、請求項１７に記載のシフトレジスタ。
  19. 請求項１～１１のいずれか１項に記載のシフトレジスタを備える、表示装置。
  20. 複数の単位回路を備え、各単位回路は、セット信号が入力される第１回路と、リセット信号が入力される第２回路と、第１トランジスタおよび第２トランジスタと、前記第１トランジスタのゲート端子に接続する第１ノードと、前記第２トランジスタのゲート端子に接続する第２ノードと、ゲート端子が前記第１ノードに接続する第３トランジスタと、第４トランジスタとを含み、前記第２ノードが、前記第３トランジスタおよび前記第４トランジスタを介して第１電源に接続するシフトレジスタに対して、 前記リセット信号のアクティブ期間は前記第４トランジスタをＯＦＦとする、シフトレジスタの駆動方法。

Description

本開示は、シフトレジスタ等に関する。 図３３は、従来のシフトレジスタの単位回路を示す回路図である。図３３の単位回路では、リセットの際にトランジスタ１０３およびトランジスタ１０８が同時にＯＮする期間が生じうる。 日本国特許公報 特許第４９３２４１５号 本実施形態にかかるシフトレジスタの単位段の構成を示す回路図である。本シフトレジスタの構成を示すブロック図である。本シフトレジスタに対する複数の入力信号を示すタイミングチャートである。本シフトレジスタの動作を示すタイミングチャートである。本実施形態にかかる液晶パネルの構成例を示す断面図である。本表示装置の構成例を示す平面模式図である。本表示装置のサブ画素の構成例を示す回路図である。本表示装置の対向電極の構成例を示す平面模式図である。本表示装置の動作を示すタイミングチャートである。本シフトレジスタの構成を示すブロック図である。本シフトレジスタに対する複数の入力信号を示すタイミングチャートである。本実施形態にかかるシフトレジスタの単位段の構成を示す回路図である。本実施形態にかかるシフトレジスタの単位段の構成を示す回路図である。本実施形態にかかるシフトレジスタの単位段の構成を示す回路図である。本シフトレジスタの動作を示すタイミングチャートである。本シフトレジスタの構成を示すブロック図である。図１６の単位段の構成を示す回路図である。本シフトレジスタの動作を示すタイミングチャートである。本シフトレジスタの構成を示すブロック図である。図１９の単位段の構成を示す回路図である。本シフトレジスタの構成を示すブロック図である。図２０の単位段の構成を示す回路図である。図２０の単位段の構成を示す回路図である。タッチ検出を行う表示装置の動作を示すタイミングチャートである。本シフトレジスタの構成を示すブロック図である。本シフトレジスタに対する複数の入力信号を示すタイミングチャートである。図２５の単位段の構成を示す回路図である。本シフトレジスタの動作を示すタイミングチャートである。本シフトレジスタの動作を示すタイミングチャートである。本シフトレジスタの構成を示すブロック図である。図３０の単位段の構成を示す回路図である。本シフトレジスタの動作を示すタイミングチャートである。従来のシフトレジスタの単位回路を示す回路図である。 図１は、本実施形態にかかるシフトレジスタの単位段の構成を示す回路図である。図２は、本シフトレジスタの構成を示すブロック図である。図３は、本シフトレジスタに対する複数の入力信号を示すタイミングチャートである。図４は、本シフトレジスタの動作を示すタイミングチャートである。図１～図４に示すように、シフトレジスタ１０は、複数の単位回路（Ｊｎ－２・Ｊｎ－１・Ｊｎ・Ｊｎ＋１等）を備え、各単位回路Ｊは、セット信号ＳＳが入力される第１回路１１と、リセット信号ＲＳが入力される第２回路１２と、第１トランジスタＴ１および第２トランジスタＴ２と、第１トランジスタＴ１のゲート端子に接続する第１ノードＮ１と、第２トランジスタＴ２のゲート端子に接続する第２ノードＮ２と、ゲート端子が第１ノードＮ１に接続する第３トランジスタＴ３とを含む。各単位回路Ｊは、第３回路１３を含み、第２ノードＮ２は、第３トランジスタＴ３および第３回路１３を介して第１電源ＶＬ（例えば、低電位電源）に接続され、第３回路１３に制御信号ＺＳが入力される。 シフトレジスタ１０では、制御信号ＺＳが入力される第３回路１３によって、第２ノードＮ２と第１電源ＶＬとの接続状態を制御することができる。したがって、リセット時（例えば、リセット信号ＲＳがアクティブ化した直後）に第１電源ＶＬ（例えば、低電位電源）および第２電源ＶＨ（例えば、高電位電源）が短絡する不具合を解消することができる。 図１に示すように、第３回路１３は、第４トランジスタＴ４を含み、第２ノードＮ２は、第３トランジスタＴ３および第４トランジスタＴ４を介して第１電源ＶＬに接続され、第４トランジスタＴ４のゲート端子Ｙに制御信号ＺＳが入力される。 図１に示すように、第１回路１１は、ゲート端子Ｓ（以下、端子Ｓ）にセット信号ＳＳが入力され、第１ノードＮ１および第２電源Ｖ２に接続するセットトランジスタＴＳを含んでよい。第２回路１２は、ゲート端子Ｒ（以下、端子Ｒ）にリセット信号ＲＳが入力され、第２ノードＮ２および第２電源Ｖ２に接続するリセットトランジスタＴＲを含んでよい。単位回路Ｊは、ゲート端子が第２ノードＮ２に接続する第５トランジスタＴ５を含んでよく、第１ノードＮ１は、第５トランジスタＴ５を介して第１電源ＶＬに接続されてよい。各単位回路Ｊに含まれる複数のトランジスタ（Ｔ１～Ｔ５・ＴＳ・ＴＲ）は同型（例えば、Ｎチャネル型）であってよい。 図１に示すように、各単位回路Ｊは、容量素子ＣＡを含み、第１トランジスタＴ１の一方の導通端子（出力端子Ｕ）は、容量素子ＣＡを介して第１トランジスタＴ１のゲート端子に接続されてよい。第１回路１１および第２回路１２それぞれが、第２電源ＶＨ（例えば、高電位電源）に接続されてよい。例えば、第１ノードＮ１が、第１回路１１のセットトランジスタＴＳを介して第２電源ＶＨに接続され、第２ノードＮ２が、第２回路１２のリセットトランジスタＴＲを介して第２電源ＶＨに接続されてよい。 図２および図３に示すように、シフトレジスタ１０は、クロック信号（Ｋ１～Ｋ４・ＫＡ～ＫＤ）が伝達される配線群２に接続されてよい。シフトレジスタ１０の複数の単位回路（Ｊｎ－２・Ｊｎ－１・Ｊｎ・Ｊｎ＋１等）に複数相のクロック信号（Ｋ１～Ｋ４・ＫＡ～ＫＤ）が入力され、第１トランジスタＴ１の他方の導通端子Ｘ（以下、端子Ｘ）に複数相のクロック信号の１つが入力され、第２トランジスタＴ２の他方の導通端子（例えばソース端子）が第１電源ＶＬに接続されてよい。各単位回路Ｊは、第１トランジスタＴ１の一方の導通端子（例えばソース端子）と、第２トランジスタＴ２の一方の導通端子（例えばドレイン端子）とに接続する出力端子Ｕを含んでよい。例えば、第ｎ段の単位回路Ｊｎの出力端子Ｕは、出力信号Ｕｎ（例えば、走査信号）を出力する。 図３および図４に示すように、クロック信号Ｋ２は、クロック信号Ｋ１よりも位相が１Ｈ（水平走査期間）分だけ遅れ、クロック信号Ｋ３は、クロック信号Ｋ２よりも位相が１Ｈ分だけ遅れ、クロック信号Ｋ４は、クロック信号Ｋ３よりも位相が１Ｈ分だけ遅れている。クロック信号ＫＡは、クロック信号Ｋ１の逆位相を有し、クロック信号ＫＢは、クロック信号Ｋ２の逆位相を有し、クロック信号ＫＣは、クロック信号Ｋ３の逆位相を有し、クロック信号ＫＤは、クロック信号Ｋ４の逆位相を有する。 クロック信号Ｋ１～Ｋ４においては「Ｈｉｇｈ」である期間（電位のライズからフォールまでのパルス形成期間）をアクティブ期間、クロック信号ＫＡ～ＫＤにおいては「Ｌｏｗ」である期間（電位のフォールからライズまでのパルス形成期間）をアクティブ期間と称することがある。各クロック信号のアクティブ期間（パルス幅）は、１Ｈ以下であってよい。 図１～図４に示すように、第ｎ－１段の単位回路Ｊｎ－１においては、端子Ｓに入力されるセット信号ＳＳが第ｎ－２段の出力信号Ｕｎ－２、端子Ｒに入力されるリセット信号ＲＳが第ｎ段の出力信号Ｕｎであり、端子Ｘ（入力端）にクロック信号Ｋ４が入力され、端子Ｙには、制御信号ＺＳとしてクロック信号ＫＡが入力される。第ｎ段の単位回路Ｊｎにおいては、端子Ｓに入力されるセット信号ＳＳが第ｎ－１段の出力信号Ｕｎ－１、端子Ｒに入力されるリセット信号ＲＳが第ｎ＋１段の出力信号Ｕｎ＋１であり、端子Ｘ（入力端）にクロック信号Ｋ１が入力され、端子Ｙには、制御信号ＺＳとしてクロック信号ＫＢが入力される。第ｎ＋１段の単位回路Ｊｎ＋１においては、端子Ｓに入力されるセット信号ＳＳが第ｎ段の出力信号Ｕｎ、端子Ｒに入力されるリセット信号ＲＳが第ｎ＋２段の出力信号Ｕｎ＋２であり、端子Ｘ（入力端）にクロック信号Ｋ２が入力され、端子Ｙには、制御信号ＺＳとしてクロック信号ＫＣが入力される。 このように、シフトレジスタ１０では、セット信号ＳＳは前段の出力信号、リセット信号ＲＳは次段の出力信号であり、４相のクロック信号Ｋ１～Ｋ４は、連続する４段の単位回路の端子Ｘに入力され、４相のクロック信号ＫＡ～ＫＤは、連続する４段の単位回路の端子Ｙに入力されてよい。 図４に示すように、期間Ｈ１では、クロック信号Ｋ１・Ｋ２・Ｋ３のパルスが、第ｎ－４段～第ｎ－２段の単位回路から順次出力される。期間Ｈ２では、クロック信号Ｋ４のパルスを含む出力信号Ｕｎ－１が単位回路Ｊｎ－１（前段）から出力され、セット信号ＳＳである出力信号Ｕｎ－１のパルスが単位回路Ｊｎ（自段）のセットトランジスタＴＳに入力される。このため、セットトランジスタＴＳがＯＮし、第１ノードＮ１の電位Ｖ１がライズして「Ｈｉｇｈ」になり、第１トランジスタＴ１がＯＮするとともに、第３トランジスタＴ３および第４トランジスタＴ４がともにＯＮとなる（期間Ｈ２ではクロック信号ＫＢがＨｉｇｈである）。これにより、第２ノードＮ２の電位Ｖ２が「Ｌｏｗ」にフォールし、第２トランジスタＴ２がＯＦＦする。期間Ｈ３では、端子Ｘ（第１トランジスタＴ１の導通端子）に入力されるクロック信号Ｋ１の電位がライズすることで、第１ノードＮ１の電位Ｖ１が容量素子ＣＡによってブートストラップされ、クロック信号Ｋ１のパルスを含む出力信号Ｕｎが単位回路Ｊｎ（自段）から出力される。 期間Ｈ４では、クロック信号Ｋ２のパルスを含む出力信号Ｕｎ＋１が単位回路Ｊｎ＋１（次段）から出力され、リセット信号ＲＳである出力信号Ｕｎ＋１のパルスが単位回路Ｊｎ（自段）のリセットトランジスタＴＲに入力される。このため、リセットトランジスタＴＲがＯＮし、第２ノードＮ２の電位Ｖ２がライズして「Ｈｉｇｈ」になり、第２トランジスタＴ２および第５トランジスタＴ５がＯＮし、第１トランジスタＴ１がＯＦＦする。これにより、出力端子Ｕが第１電源ＶＬに接続されて出力信号Ｕｎが「Ｌｏｗ」電位に固定され、リセットが完了する。期間Ｈ５では、クロック信号Ｋ３・Ｋ４のパルスが、第ｎ＋２段および第ｎ＋３段の単位回路から順次出力される。 自段（単位回路Ｊｎ）の制御信号ＺＳであるクロック信号ＫＢは、次段（単位回路Ｊｎ＋１）に入力されるクロック信号Ｋ２の逆位相を有しているから、期間Ｈ４においてリセットトランジスタＴＲがＯＮとなる期間は第４トランジスタＴ４がＯＦＦとなり、第２ノードＮ２は第１電源ＶＬから絶縁される。すなわち、リセット時（リセットトランジスタＴＲがＯＮの期間）に第１電源ＶＬおよび第２電源ＶＨが、第３トランジスタＴ３およびリセットトランジスタＴＲを介して短絡する不具合を回避することができる。 本シフトレジスタ１０では、期間Ｈ４に示すように、リセット信号ＲＳがアクティブである期間に、制御信号ＺＳ（クロック信号ＫＢ）およびリセット信号ＲＳが逆位相の関係であってよい。さらに期間Ｈ２に示すように、セット信号ＳＳのアクティブ期間は、制御信号ＺＳ（クロック信号ＫＢ）によって第４トランジスタＴ４がＯＮ（ＫＢがＨｉｇｈ）となってよい。これにより、第１ノードＮ１の電位Ｖ１および第２ノードＮ２の電位Ｖ２を安定的に逆位相とすることができる。 図５は、本実施形態にかかる液晶パネルの構成例を示す断面図である。図６は、本表示装置の構成例を示す平面模式図である。図７は、本表示装置のサブ画素の構成例を示す回路図である。図８は、本表示装置の対向電極の構成例を示す平面模式図である。図９は、本表示装置の動作を示すタイミングチャートである。図５に示すように、本液晶パネル１５は、アクティブマトリクス基板３と、対向基板４と、アクティブマトリクス基板３および対向基板４並びにシール５で囲まれた液晶層５とを備えてよい。 図６に示すように、