JP-2026076910-A - 抵抗変化型メモリ構造及びその製造方法

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Abstract

【課題】改良された抵抗変化型メモリ構造およびその製造方法を提供する。【解決手段】抵抗変化型メモリ構造は、基板と、基板上に配置されたメモリスタック構造とを含む。メモリスタック構造は、下部電極層と、下部電極層上に配置されたスイッチング層と、スイッチング層上に配置された上部電極層と、メモリスタック構造の側壁上に配置された酸化保護層とを含む。スペーサは、メモリスタック構造の周囲に配置される。スペーサは、酸化保護層を覆う。誘電体バッファ層がスペーサ上に配置される。【選択図】図５

Inventors

鄭友勝
ユイ－ウエイリン
ユエンジョウ
ジエンシー

Assignees

聯華電子股▲ふん▼有限公司

Dates

Publication Date: 20260512
Application Date: 20241205
Priority Date: 20241024

Claims (20)

抵抗変化型メモリ構造であって、基板と、前記基板上に配置されたメモリスタック構造であって、前記メモリスタック構造は、下部電極層と、前記下部電極層上に配置されたスイッチング層と、前記スイッチング層上に配置された上部電極層と、前記メモリスタック構造の側壁上に配置された酸化保護層とを含む、メモリスタック構造と、前記メモリスタック構造の周囲に位置するスペーサであって、前記スペーサは、前記酸化保護層を覆う、スペーサと、前記スペーサ上に配置された誘電体バッファ層と、を含む、抵抗変化型メモリ構造。
前記誘電体バッファ層を覆う金属間誘電体（ＩＭＤ）層をさらに含む、請求項１に記載の抵抗変化型メモリ構造。
前記ＩＭＤ層内の前記メモリスタック構造上に配置された導電性ビアであって、前記導電性ビアは、前記上部電極層、前記スペーサ、および前記誘電体バッファ層と直接接触している、導電性ビアをさらに含む、請求項２に記載の抵抗変化型メモリ構造。
前記上部電極層は、ＴａＮ層およびＴａＮＯｘ層を含み、前記ＴａＮＯｘ層は、前記導電性ビアと直接接触している、請求項３に記載の抵抗変化型メモリ構造。
前記導電性ビアは、バリア層および銅層を含む、請求項３に記載の抵抗変化型メモリ構造。
前記スペーサは、窒化ケイ素スペーサである、請求項１に記載の抵抗変化型メモリ構造。
前記誘電体バッファ層は、酸化ケイ素層である、請求項１に記載の抵抗変化型メモリ構造。
前記酸化ケイ素層は、ＰＥＣＶＤ酸化物層またはＴＥＯＳ系酸化ケイ素層である、請求項７に記載の抵抗変化型メモリ構造。
前記スイッチング層は、ＴａＯｘ層およびＴａ２Ｏ５層を含み、前記下部電極層は、ＴａＮ層を含む、請求項１に記載の抵抗変化型メモリ構造。
前記メモリスタック構造は、前記スイッチング層と前記上部電極層との間にイリジウム層をさらに含む、請求項１に記載の抵抗変化型メモリ構造。
抵抗変化型メモリ構造を形成するための方法であって、基板を提供するステップと、前記基板上にメモリスタック構造を形成するステップであって、前記メモリスタック構造は、下部電極層と、前記下部電極層上に配置されたスイッチング層と、前記スイッチング層上に配置された上部電極層と、前記メモリスタック構造の側壁上に配置された酸化保護層とを含む、ステップと、前記メモリスタック構造の周囲にスペーサを形成するステップであって、前記スペーサは前記酸化保護層を覆う、ステップと、前記スペーサ上に誘電体バッファ層を形成するステップと、を含む、方法。
前記誘電体バッファ層を覆う金属間誘電体（ＩＭＤ）層を形成するステップをさらに含む、請求項１１に記載の方法。
前記ＩＭＤ層内の前記メモリスタック構造上に導電性ビアを形成するステップであって、前記導電性ビアは、前記上部電極層、前記スペーサ、および前記誘電体バッファ層と直接接触している、ステップをさらに含む、請求項１２に記載の方法。
前記上部電極層は、ＴａＮ層およびＴａＮＯｘ層を含み、前記ＴａＮＯｘ層は、前記導電性ビアと直接接触している、請求項１３に記載の方法。
前記導電性ビアは、バリア層および銅層を含む、請求項１３に記載の方法。
前記スペーサは、窒化ケイ素スペーサである、請求項１１に記載の方法。
前記誘電体バッファ層は、酸化ケイ素層である、請求項１１に記載の方法。
前記酸化ケイ素層は、ＰＥＣＶＤ酸化物層またはＴＥＯＳ系酸化ケイ素層である、請求項１７に記載の方法。
前記スイッチング層は、ＴａＯｘ層およびＴａ２Ｏ５層を含み、前記下部電極層は、ＴａＮ層を含む、請求項１１に記載の方法。
前記メモリスタック構造は、前記スイッチング層と前記上部電極層との間にイリジウム層をさらに含む、請求項１１に記載の方法。

Description

本発明は、半導体技術の分野に関し、特に、改良された抵抗変化型メモリ構造およびその製造方法に関する。抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）セルは、典型的には、スイッチング層を挟む２つの導電性電極からなり、これにより、メモリセルは、論理「０」を表す高抵抗状態（ＨＲＳ）と、論理「１」を表す低抵抗状態（ＬＲＳ）との間で切り替わることができる。ＲＲＡＭ動作は、スイッチング層内の導電性フィラメントの形成および破壊に依存する。これらのフィラメントは、電極間に低抵抗経路を形成し、セルをＬＲＳに駆動する。しかしながら、これらのフィラメントの予測できない数および分布は、セルをセット（ＬＲＳへの切り替え）またはリセット（ＨＲＳへの切り替え）するために必要な電圧の変動などの不安定な電気的特性をもたらす。さらに、超低ｋ誘電体層（ＵＬＫ）を堆積するとき、プラズマ化学気相堆積プロセスで発生するアーク現象がＲＲＡＭメモリ構造に損傷を与える。したがって、この問題を克服するためにさらなる努力が必要である。米国特許第９８４７４８１号明細書米国特許第９４３１６０４号明細書米国特許第９４３１６０３号明細書米国特許第９２１４６２８号明細書米国特許第９２０９３９２号明細書米国特許第８９６３１１４号明細書米国特許第８６８６３８７号明細書米国特許第７０２６１７４号明細書米国特許第１１８４４２９１号明細書米国特許第１１７９３０９１号明細書米国特許第１１２３９４１９号明細書米国特許第１０５７３８１１号明細書米国特許第１０１５３４３２号明細書中国特許第１０２６８３１７３号明細書本発明のこれらの目的および他の目的は、種々の図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者に疑いなく明らかになる。本発明の実施形態に係る抵抗変化型メモリ構造を形成する方法を示す概略図である。本発明の実施形態に係る抵抗変化型メモリ構造を形成する方法を示す概略図である。本発明の実施形態に係る抵抗変化型メモリ構造を形成する方法を示す概略図である。本発明の実施形態に係る抵抗変化型メモリ構造を形成する方法を示す概略図である。本発明の実施形態に係る抵抗変化型メモリ構造を形成する方法を示す概略図である。本開示の以下の詳細な説明では、本明細書の一部を形成し、本発明が実施され得る特定の実施形態が例示として示される添付の図面を参照する。これらの実施形態は、当業者が本発明を実施することを可能にするのに十分詳細に説明される。他の実施形態を利用することもでき、本発明の範囲から逸脱することなく、構造的、論理的、および電気的な変更を行うこともできる。したがって、以下の詳細な説明は、限定するものと見なされるべきではなく、本明細書に含まれる実施形態は、添付の特許請求の範囲によって定義される。図１～図５は、本発明の実施形態に係る抵抗変化型メモリ構造１を形成する方法を示す概略図である。図１に示すように、まず、基板１００を提供する。例えば、基板１００は、ケイ素基板であってもよいが、これに限定されるものではない。基板１００上に、金属間誘電体（ＩＭＤ）層１１０、キャッピング層１２０及び酸化ケイ素層１３０を蒸着する。本発明の一実施形態によれば、例えば、ＩＭＤ層１１０は、低誘電率材料または超低誘電率材料を含むことができる。本発明の一実施形態によれば、例えば、キャッピング層１２０は、例えば３００～４００オングストロームの厚さを有する窒素ドープ炭化ケイ素を含むことができる。本発明の実施形態によれば、例えば、酸化ケイ素層１３０は、プラズマ増強化学蒸着（ＰＥＣＶＤ）プロセスによって形成されてもよく（ＰＥＣＶＤ酸化物層とも呼ばれる）、その厚さは、例えば、４００～８００オングストロームである。本発明の実施形態によれば、下部金属導体層２１０がＩＭＤ層１１０内に形成される。本発明の一実施形態によれば、下部金属導電体層２１０は、銅、窒化チタン、チタン、窒化タンタル、またはタンタルを含むことができるが、これに限定されるものではない。本発明の一実施形態によれば、例えば、下部金属導電体層２１０は、銅ダマシン工程を用いて形成される。本発明の一実施形態によれば、キャッピング層１２０及び酸化ケイ素層１３０にショートビア２２０を形成する。本発明の一実施形態によれば、ショートビア２２０は、例えば、タングステンを含むことができるが、これに限定されるものではない。本発明の実施形態によれば、その後、堆積プロセス、フォトリソグラフィプロセス、およびエッチングプロセスが実行されて、ショートビア２２０および酸化ケイ素層１３０上にメモリスタック構造ＭＳが形成される。本発明の一実施形態によれば、メモリスタック構造ＭＳは、例えば、下部電極層３１０と、下部電極層３１０上に配置されたスイッチング層３２０と、スイッチング層３２０上に配置された約５０オングストロームの厚さを有するイリジウム層３３０と、イリジウム層３３０上に配置された上部電極層３４０と、上部電極層３４０上に配置されたマスク層３５０とを含む。本発明の一実施形態によれば、例えば、下部電極層３１０は、約１００～２００オングストロームの厚さを有するＴａＮ層を含むことができるが、これに限定されない。本発明の一実施形態によれば、スイッチング層３２０は、例えば、約１５０～２５０オングストロームの厚さを有するＴａＯｘ層３２１と、約３０～５０オングストロームの厚さを有するＴａ２Ｏ５層３２２とを含むことができるが、これに限定されるものではない。本発明の一実施形態によれば、例えば、上部電極層３４０は、約５００～７００オングストロームの厚さを有するＴａＮ層を含むことができるが、これに限定されない。本発明の一実施形態によれば、例えば、マスク層３５０は、ＰＥＣＶＤ酸化物層を含むことができる。図２に示すように、次に、酸素プラズマ酸化プロセスなどの酸化プロセスが実行されて、メモリスタック構造ＭＳの側壁上に酸化保護層ＰＬが形成される。本発明の一実施形態によれば、酸化保護層ＰＬはＴａＮＯｘ層を含むが、これに限定されるものではない。次に、図３に示すように、堆積処理及び異方性ドライエッチング処理を行い、メモリ積層体ＭＳの周囲にスペーサＳＰを形成する。本発明の一実施形態によれば、スペーサＳＰは酸化された保護層ＰＬを覆う。本発明の一実施形態によれば、スペーサＳＰは窒化ケイ素を含むが、これに限定されるものではない。上述の異方性ドライエッチングプロセスの間、マスク層３５０もエッチングされて収縮し、それによって上部電極層３４０の上面３４０ａの一部が露出する。本発明の実施形態によれば、上部電極層３４０は、上部表面３４０ａ上にＴａＮＯｘ層３４０ｓを含むことができる。本発明の一実施形態によれば、上部電極層３４０は、ＴａＮ層３４０ｔ及びＴａＮＯｘ層３４０ｓを含む。図４に示すように、誘電体バッファ層４１０が、基板１００上にブランケット方式で堆積される。本発明の一実施形態によれば、誘電体バッファ層４１０は、酸化ケイ素層であってもよい。本発明の一実施形態によれば、例えば、前記酸化ケイ素層は、ＰＥＣＶＤ酸化物層またはＴＥＯＳ系酸化ケイ素層でありうる。本発明の一実施形態によれば、例えば、誘電体バッファ層４１０の厚さは、２００～６００オングストロームであってもよいが、これに限定されない。本発明の実施形態によれば、誘電体バッファ層４１０は、マスク層３５０、上部電極層３４０の上面３４０ａ、スペーサＳＰ、および酸化ケイ素層１３０をコンフォーマルに覆う。図５に示すように、次に、金属間誘電体（ＩＭＤ）層１４０が、誘電体バッファ層４１０を覆うように基板１００上にブランケット方式で堆積される。本発明の一実施形態によれば、例えば、ＩＭＤ層１４０は、例えば約１８００～２２００オングストロームの厚さを有する低誘電率材料または超低誘電率材料を含むことができる。本発明の一実施形態によれば、導電性ビアＭＶが、上部電極層３４０、スペーサＳＰ、および誘電体バッファ層４１０に直接接触するように、メモリスタック構造ＭＳ上のＩＭＤ層１４０内に形成される。スペーサＳＰおよび誘電体バッファ層４１０の保護により、メモリスタック構造ＭＳは、プラズマエッチングプロセス中のアーク損傷から保護され得る。本発明の一実施形態によれば、上部電極層３４０のＴａＮＯｘ層３４０ｓは、導電性ビアＭＶと直接接触している。本発明の一実施形態によれば、導電性ビアＭＶは、例えば、バリア層ＢＬと銅層ＣＬとを含む。構造的には、図５に示されるように、抵抗変化型メモリ構造１は、基板１００と、基板１００上に配置されたメモリスタック構造ＭＳとを含む。メモリスタック構造ＭＳは、下部電極層３１０と、下部電極層３１０上のスイッチング層３２０と、スイッチング層３２０上の上部電極層３４０と、メモリスタック構造ＭＳの側壁上の酸化保護層ＰＬとを含む。メモリ積層体ＭＳの周囲には、スペーサＳＰが配置されている。スペーサＳＰは、酸化保護層ＰＬを覆っている。スペーサＳＰ上には、誘電体バッファ層４１０が配置される。本発明の一実施形態によれば、スペーサＳＰは、窒化ケイ素スペーサである。本発明の一実施形態によれば、スイッチング層３２０は、ＴａＯｘ層３２１とＴａ２Ｏ５層３２２とを含む。下部電極層３１０はＴａＮ層を含む。本発明の一実施形態によれば、メモリスタック構造ＭＳは、スイッチング層３２０と上部電極層３４０との間に位置するイリジウム層３３０をさらに含むことができる。本発明の一実施形態によれば、抵抗変化型メモリ構造１は、誘電体バッファ層４１０を覆うＩＭＤ層１４０をさらに含む。本発明の一実施形態によれば、抵抗変化型メモリ構造１は、メモリスタック構造ＭＳ上のＩＭＤ層１４０内に配置された導電性ビアＭＶをさらに含み、導電性ビアＭＶは、上部電極層３４０、スペーサＳＰ、および誘電体バッファ層４１０に直接接触する。本発明の一実施形態によれば、誘電体バッファ層４１０は、酸化ケイ素層、例えば、ＰＥＣＶＤ酸化物層またはＴＥＯＳ系酸化ケイ素層である。本発明の一実施形態によれば、上部電極層３４０は、ＴａＮ層３４０ｔおよびＴａＮＯｘ層３４０ｓを含むことができ、ＴａＮＯｘ層３４０ｓは、導電性ビアＭＶと直接接触している。本発明の一実施形態によれば、導電性ビアＭＶは、バリア層ＢＬ及び銅層ＣＬを含む。当業者は、本発明の教示を保持しながら、装置および方法の多数の修正および変更がなされ得ることを容易に認識するであろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ限定されるものと解釈されるべきである。