Search

JP-2026076923-A - 初期消去電圧の設定方法

JP2026076923AJP 2026076923 AJP2026076923 AJP 2026076923AJP-2026076923-A

Abstract

【課題】メモリダイに異なる初期消去電圧を設定して消去時間を短縮する、初期消去電圧の設定方法を提供する。 【解決手段】初期消去電圧を設定する方法は、第１対象メモリセルに対してプリプログラミング操作を実行することと、消去電圧を設定し、消去電圧を使用して第１対象メモリセルに対して消去操作を実行することと、複数の検証電圧を使用して第１対象メモリセルに対して消去検証操作を実行することと、消去検証結果に基づいて、消去電圧を初期消去電圧として設定するかどうかを決定することと、を含む。 【選択図】図７

Inventors

  • 陳 宗仁

Assignees

  • 華邦電子股▲ふん▼有限公司

Dates

Publication Date
20260512
Application Date
20250320
Priority Date
20241024

Claims (12)

  1. 第１対象メモリセルに対してプリプログラミング操作を実行すること、 消去電圧を設定し、前記消去電圧を使用して前記第１対象メモリセルに対して消去操作を実行すること、 複数の検証電圧を使用して前記第１対象メモリセルに対して消去検証操作を実行すること、及び 消去検証結果に基づいて、前記消去電圧を初期消去電圧として設定するかどうかを決定すること、とを含む初期消去電圧の設定方法。
  2. 前記第１対象メモリセルに対して前記プリプログラミング操作を実行するステップが、 前記第１対象メモリセルが所在するブロック又はセクターに対して前記プリプログラミング操作を実行することを含む、請求項１に記載の初期消去電圧の設定方法。
  3. 前記複数の検証電圧は第１検証電圧及び第２検証電圧を含み、かつ前記第２検証電圧は前記第１検証電圧より大きく、 前記複数の検証電圧を使用して前記第１対象メモリセルに対して前記消去検証操作を実行するステップが、前記第１検証電圧及び前記第２検証電圧を順に使用して第１対象メモリセルに対して前記消去検証操作を実行することを含む、請求項１に記載の初期消去電圧の設定方法。
  4. 前記消去検証結果に基づいて、前記消去電圧を前記初期消去電圧として設定するかどうかを決定するステップが、 前記第１検証電圧の検証に合格しなかったが、前記第２検証電圧の検証に合格した第１対象メモリセルの数が基準量より大きい場合、前記消去電圧を前記初期消去電圧として設定することを含む、請求項３に記載の初期消去電圧の設定方法。
  5. 前記消去検証結果に基づいて、前記消去電圧を前記初期消去電圧として設定するかどうかを決定するステップが、 前記第１検証電圧の検証に合格した前記第１対象メモリセルの数が基準量以上である場合、あるいは前記第２検証電圧の検証に合格しなかった前記第１対象メモリセルの数が基準量以上である場合、前記消去電圧を調整することを含む、請求項３に記載の初期消去電圧の設定方法。
  6. 調整された前記消去電圧を使用して前記第１対象メモリセルに対して前記消去操作を実行することをさらに含み、 前記消去検証結果に基づいて、前記消去電圧を前記初期消去電圧として設定するかどうかを決定するステップが、 前記消去検証結果に基づいて、調整された前記消去電圧を前記初期消去電圧として設定することを含む、請求項５に記載の初期消去電圧の設定方法。
  7. 前記消去検証結果に基づいて、前記消去電圧を前記初期消去電圧として設定するかどうかを決定するステップが、 前記第１検証電圧の検証に合格した前記第１対象メモリセルの数が基準量以上である場合、前記消去電圧を下げて、下げた後の前記消去電圧を前記初期消去電圧として設定することを含む、請求項５に記載の初期消去電圧の設定方法。
  8. 前記消去検証結果に基づいて、前記消去電圧を前記初期消去電圧として設定するかどうかを決定するステップが、 前記第２検証電圧の検証に合格しなかった前記第１対象メモリセルの数が基準量以上である場合、前記消去電圧を上げて、上げた後の前記消去電圧を前記初期消去電圧として設定することを含む、請求項５に記載の初期消去電圧の設定方法。
  9. 前記第２対象メモリセルに対してプリプログラミング操作を実行すること、 前記消去電圧を使用して前記第２対象メモリセルに対して消去操作を実行すること、及び、 前記複数の検証電圧を使用して前記第２対象メモリセルに対して前記消去検証操作を実行すること、とを含み、 このうち、前記第１対象メモリセルと前記第２対象メモリセルは同じブロックまたはセクター内の異なるグループの対象メモリセルである、請求項１に記載の初期消去電圧の設定方法。
  10. 前記第１対象メモリセルと前記第２対象メモリセルの前記消去検証操作は同時に実行される、請求項９に記載の初期消去電圧の設定方法。
  11. 前記複数の検証電圧は、第１検証電圧及び第２検証電圧を含み、かつ前記第２検証電圧は前記第１検証電圧より大きく、 前記複数の検証電圧を使用して前記第１対象メモリセルに対して前記消去検証操作を実行するステップが、前記第１検証電圧を使用して前記第１対象メモリセルに対して前記消去検証操作を実行することを含み、 前記複数の検証電圧を使用して前記第２対象メモリセルに対して前記消去検証操作を実行するステップが、前記第２検証電圧を使用して前記第２対象メモリセルに対して前記消去検証操作を実行することを含む、請求項９に記載の初期消去電圧の設定方法。
  12. 前記第１対象メモリセル或いは前記第２対象メモリセルに対して実行される前記消去操作の回数が所定回数以下である、請求項９に記載の初期消去電圧の設定方法。

Description

本発明は、電圧設定方法に関するものであり、特に初期消去電圧の設定方法に関する。 フラッシュメモリの消去時間は、テストコストと製品アプリケーションに関連する重要な要素である。トンネル酸化物（Ｔｕｎｎｅｌ Ｏｘｉｄｅ）構造を有するＮＯＲ型フラッシュメモリ製品の場合、トンネル酸化物に電荷トラップが生じるため、サイクル操作時に消去時間が長くなる。 従来技術では、消去時間を短縮するために、消去操作中に、まず消去パルスを発し、次に消去検証を行って、対象のメモリセルが検証に合格するかどうかを判定する。対象メモリセルが消去検証に合格しなかった場合は、引き続き消去パルスが発せられる。これを繰り返し、数回の消去パルスの後に消去電圧を上げて、消去速度を速める。 前記消去操作において、１つの初期消去電圧を設定する必要がある。一般的に、１つのウェーハまたは１バッチのサンプルの初期消去電圧は同一に設定される。ただし、ウェーハプロセスにはダイ（ｄｉｅ）間の差異があり、サイクル操作に伴って消去時間が長くなる。したがって、同一の初期消去電圧がすべてのウェーハまたはサンプルに適しているとは限らない。 本発明の一実施形態に係るメモリストレージデバイスを示すブロック図である。本発明の一実施形態に係るメモリセルの閾値電圧の分布を示す概略図である。本発明の一実施形態に係る初期消去電圧の設定方法を示すステップフローチャートである。本発明の他の実施形態に係る初期消去電圧の設定方法を示すステップフローチャートである。本発明の他の実施形態に係るメモリストレージデバイスを示すブロック図である。本発明の他の実施形態に係る初期消去電圧の設定方法を示すステップフローチャートである。本発明の他の実施形態に係る初期消去電圧の設定方法を示すステップフローチャートである。 図１を参照すると、メモリストレージデバイス１００は、メモリアレイ１１０、センスアンプ回路１２０、電圧発生回路１３０、カウンタ回路１４０及び制御回路１５０を含む。メモリアレイ１１０は複数のメモリセル（ｃｅｌｌ）を含む。メモリストレージデバイス１００は、例えばＮＯＲ型フラッシュメモリであるが、本発明ではメモリストレージデバイス１００の種類は限定されない。 制御回路１５０は、メモリアレイ１１０に対してプリプログラミング（Ｐｒｅ－ｐｒｏｇｒａｍ）操作、消去操作、または消去検証操作を実行するために使用される。たとえば、制御回路１５０は消去操作の初期消去電圧を設定し、消去検証操作の検証電圧を設定するために使用できる。制御回路１５０は、消去コマンドに従ってメモリアレイ１１０に対してブロック（ｂｌｏｃｋ）またはセクター（ｓｅｃｔｏｒ）消去操作を実行するために使用される。消去操作を実行する前に、制御回路１５０はまず選択したブロックまたはセクターに対してプリプログラミング操作を実行し、消去操作の初期消去電圧を設定してから、選択したブロックまたはセクターに対して消去操作を実行する。 一実施形態では、制御回路１５０は、デジタル論理回路とすることができ、例えば、ハードウェア記述言語（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Language，ＨＤＬ）または当業者が熟知している他の任意のデジタル回路設計方法によって設計され、フィールドプログラマブルゲートアレイ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ，ＦＰＧＡ）、コンプレックスプログラマブルロジックデバイス（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ，ＣＰＬＤ）、または特定用途向け集積回路（Ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ，ＡＳＩＣ）によって実現されるハードウェア回路であってもよい。あるいは、制御回路１５０は演算機能を備えたプロセッサまたはコントローラでもよい。 さらに、メモリアレイ１１０、センスアンプ回路１２０、電圧発生回路１３０及びカウンタ回路１４０のハードウェア構造は、関連する技術分野の一般的知識から十分な教示、示唆及び実施の説明を得ることができる。 以下、図１から図３を参照して、制御回路１５０が消去操作の初期消去電圧をどのように設定するかについて説明する。図２において、横軸はメモリセルの閾値（ｔｈｒｅｓｈｏｌｄ）電圧、縦軸はメモリセルの数、ＰＰＶはプリプログラミング検証に用いる検証電圧、ＥＶ、ＥＶ１、ＥＶ２は消去検証に用いる検証電圧である。そのうち、検証電圧ＥＶ２（第２検証電圧）は検証電圧ＥＶ１（第１検証電圧）より大きく、検証電圧ＥＶ１は検証電圧ＥＶより大きい。 この実施形態では、制御回路１５０は、例えば、図３の方法フローを使用して、各セクターの初期消去電圧を設定することができる。各セクターの初期消去電圧の設定は同じであっても異なっていてもよい。一般的に、ブロック消去コマンドでは、すべてのセクターの初期消去電圧は同じである。本発明の実施形態のアルゴリズムは、調整された消去電圧を探し出し、消去されるブロックのすべてのセクターに同時に適用する。消去コマンドがセクター消去コマンドである場合、本発明の実施形態のアルゴリズムは調整された消去電圧を探し出し、このセクターに適用する。図２において、分布曲線２００は、選択されたセクター（以下、対象セクターという）に対してプリプログラミング操作を行った後の対象セクター全体のメモリセルの閾値電圧分布である。 ステップＳ１００では、制御回路１５０は対象セクターから第１対象メモリセルを選択して、プリプログラミング操作を実行する。一実施形態では、第１対象メモリセルの数は、例えば、３２個、６４個、１２８個、または他の適切な数であり、本発明は、第１対象メモリセルの数を制限しない。ステップＳ１００では、制御回路１５０は対象セクター全体に対してプリプログラミング操作を実行することもできる。 センスアンプ回路１２０では、対応する数のセンスアンプ１２２が第１対象メモリセルに対してセンシング操作を実行し、消去検証操作を完了する。電圧発生回路１３０は、同じ信号線Ｌ１を介して検証電圧ＥＶ、ＥＶ１、ＥＶ２をセンスアンプ１２２に提供できる。 ステップＳ１１０では、制御回路１５０は第１消去電圧を設定し、設定された第１消去電圧を使用して第１対象メモリセルに対する消去操作を実行する。ステップＳ１２０では、制御回路１５０は検証電圧ＥＶ１を使用して第１対象メモリセルに対して消去検証操作を実行する。次に、ステップＳ１３０では、制御回路１５０は検証電圧ＥＶ２を使用して第１対象メモリセルに対して消去検証操作を実行する。つまり、本実施形態では、制御回路１５０は検証電圧ＥＶ１とＥＶ２を使用して、第１対象メモリセルに対して消去検証操作を順に実行する。 ステップＳ１４０では、制御回路１５０は、検証電圧ＥＶ１の検証に合格しなかったが検証電圧ＥＶ２の検証に合格した第１対象メモリセルの数が基準量より大きいかどうかを判断する。 検証電圧ＥＶ１の検証に合格しなかったが、検証電圧ＥＶ２の検証に合格した第１対象メモリセルの数が基準量より大きい場合、制御回路１５０がステップＳ１１０で設定した第１消去電圧は初期消去電圧として適切であることを意味する。よって、ステップＳ１５０において、制御回路１５０は第１消去電圧を対象セクターの初期消去電圧として設定する。この実施形態では、基準量は予め設定してもよく、基準量は基準比率であってもよい。 一方、検証電圧ＥＶ１の検証に合格した第１対象メモリセルの数が基準量以上である場合（図２の分布曲線２１０）、第１消去電圧が高すぎることを意味し、制御回路１５０はステップＳ１００に戻り、第１対象メモリセルに対して再度プリプログラミング操作を実行する。ステップＳ１１０では、制御回路１５０は第１消去電圧を第２消去電圧に下げ、第２消去電圧を使用して対象メモリセルに対する消去操作を実行する。次に、ステップＳ１２０、Ｓ１３０において、制御回路１５０は検証電圧ＥＶ１、ＥＶ２を使用して、第１対象メモリセルに対して消去検証操作を順に実行する。ステップＳ１４０において、第２消去電圧が検証電圧ＥＶ１の検証に合格しないが、検証電圧ＥＶ２の検証に合格する第１対象メモリセルの数を基準量より大きくできる場合、ステップＳ１５０において、制御回路１５０は第２消去電圧を対象セクターの初期消去電圧として設定する。 あるいは、検証電圧ＥＶ２の検証に合格しなかった第１対象メモリセルの数が基準量以上（例えば、図２の分布曲線２２０）の場合、第１消去電圧が低すぎることを意味し、制御回路１５０はステップＳ１００に戻り、第１対象メモリセルに対してプリプログラミング操作を再度実行する。ステップＳ１１０では、制御回路１５０は第１消去電圧を第３消去電圧に上げ、第３消去電圧を使用して対象メモリセルに対する消去操作を実行する。次に、ステップＳ１２０、Ｓ１３０において、制御回路１５０は検証電圧ＥＶ１、ＥＶ２を使用して、第１対象メモリセルに対して消去検証操作を順に実行する。ステップＳ１４０において、第３消去電圧が検証電圧ＥＶ１の検証に合格しないが、検証電圧ＥＶ２の検証に合格する第１対象メモリセルの数を基準量より大きくできる場合、ステップＳ１５０において、制御回路１５０は第３消去電圧を対象セクターの初期消去電圧として設定する。 図１の実施形態では、カウンタ回路１４０は第１カウンタ回路１４２および第２カウンタ回路１４４を含む。第１カウンタ回路１４２は、検証電圧ＥＶ１の検証に合格した第１対象メモリセルの数をカウントし、カウント結果を制御回路１５０に提供するために使用される。第２カウンタ回路１４４は、検証電圧ＥＶ２の検証に合格しなかった第１対象メモリセルの数をカウントし、カウント結果を制御回路１５０に提供するために使用される。 図３の実施形態では、制御回路１５０は、ステップＳ１４０での判断が「ＹＥＳ」になるまで、ステップＳ１００からＳ１４０を繰り返し実行してから、ステップＳ１５０を実行するが、本発明はこれに限定されない。別の実施形態では、第１対象メモリセルに対して所定回数（たとえば２回）の消去操作を実行しさえすれば、制御回路１５０はステップＳ１５０を実行して、調整された消去電圧を対象セクターの初期消去電圧とすることもできる。 具体的には、図４を参照すると、図４の実施形態では、制御回路１５０はステップＳ２００からＳ２４０を繰り返し実行し、また第１対象メモリセルに対して所定回数の消去操作を行った後、ステップＳ２５０を実行する。つまり、ステップＳ２６０では、制御回路１５０は第１対象メモリセルに対して実行された消去操作が所定の回数を超えたかどうかを判断する。消去回数が所定回数を超えると、制御回路１５０はステップＳ２７０で消去電圧を調整した後にステップＳ２５０を実行して、調整された消去電圧を対象セクターの初期消去電圧とすることができる。本実施形態では、所定回数は、例えば２回としているが、本発明はこれに限定されるものではない。 したがって、図３または図４の方法を使用して、各セクターの消去操作に必要な初期消去電圧を設定することができる。また、図３または図４の方法により、各ブロックに対して同じまたは異なる初期消去電圧を設定することもできる。 図１および図５を参照すると、図１の実施形態では、制御回路１５０は検証電圧ＥＶ１、ＥＶ２を順に使用して第１対象メモリセルに対して消去検証操作を実行する。さらに、電圧発生回路１３０は同じ信号線Ｌ１を介して検証電圧ＥＶ、ＥＶ１、ＥＶ２をセンスアンプ１２４に提供する。ただし、本発明はこれに限定されるものではない。 図５の実施形態では、制御回路１５０は検証電圧ＥＶ１を使用して第１対象メモリセルに対して消去検証操作を実行し、同時に検証電圧ＥＶ２を使用して第２対象メモリセルに対して消去検証操作を実行することができ、これにより消去検証時間を短縮する