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JP-2026076996-A - 記憶装置

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Abstract

【課題】ウェーハ表面の配線密度を低減可能な記憶装置を提供する。 【解決手段】記憶装置は、互いに対向する第１の表面Ｓ１及び第２の表面Ｓ２を含む基板１００と、基板の第１の表面上に配置された第１の相互接続構造ＦＳ１と、基板及び／又は第１の相互接続構造内に配置された第１の素子Ｄ１及び第２の素子Ｄ２と、第１の相互接続構造上に配置された第２の相互接続構造ＦＳ２と、基板の第２の表面上に配置された第３の相互接続構造ＢＳと、を含む。第１の相互接続構造は、第１の素子及び第２の素子に最も近接して配置された第１の配線層１Ｗｆを含む。第３の相互接続構造は、第１の素子及び第２の素子に最も近接して配置された第２の配線層１Ｗｂを含む。各第１の素子及び第２の素子は、第１の配線層を通る第１の電気接続経路と、第２の配線層を通る第２の電気接続経路と、を含む。 【選択図】図１

Inventors

  • 呂 俊麟
  • 何 建廷
  • 張 守仁

Assignees

  • 力晶積成電子製造股▲ふん▼有限公司

Dates

Publication Date
20260512
Application Date
20260120
Priority Date
20231027

Claims (12)

  1. 互いに対向する第１の表面及び第２の表面を含む基板と、 前記基板の前記第１の表面上に配置された第１の相互接続構造と、 前記基板及び／又は前記第１の相互接続構造内に配置され、前記第１の相互接続構造は、前記第１及び第２の素子に最も近接して配置された複数の第１の配線層を含む第１及び第２の素子と、 前記第１の相互接続構造上に配置された第２の相互接続構造と、 前記基板の前記第２の表面上に配置され、前記第１及び第２の素子に最も近接して配置された複数の第２の配線層を含む第３の相互接続構造と、 を備え、 各前記第１及び第２の素子は、前記第１の配線層を通る第１の電気接続経路と、前記第２の配線層を通る第２の電気接続経路とを含む、 記憶装置。
  2. 前記基板は、セル領域と、前記セル領域に隣接する周辺領域とを含み、前記第１の素子と前記第２の素子の少なくとも一方は、前記周辺領域に配置され、前記第１の電気接続経路及び／又は前記第２の電気接続経路を介して、前記セル領域のメモリアレイに電気的に接続される、 請求項１に記載の記憶装置。
  3. 前記第１の素子と前記第２の素子の少なくとも一方は、センスアンプ又はワード線ドライバを含む、 請求項２に記載の記憶装置。
  4. 前記第１の素子は、前記第１の電気接続経路及び／又は前記第２の電気接続経路を介して、前記第２の素子に接続される、 請求項３に記載の記憶装置。
  5. 前記第３の相互接続構造は、前記基板を貫通し、前記第１の素子又は前記第２の素子に接触する第１のビアを含む、 請求項１に記載の記憶装置。
  6. 前記第３の相互接続構造は、前記基板及び第１の相互接続構造を貫通し、前記第１の配線層に接触する第２のビアを含む、 請求項５に記載の記憶装置。
  7. 互いに対向する表側表面及び裏側表面を含む第１の基板と、 前記第１の基板の前記表側表面上に配置された第１の表側相互接続構造と、 前記第１の基板及び／又は前記第１の表側相互接続構造上に配置された複数の第１の素子であって、前記第１の表側相互接続構造は、前記第１の素子に最も近接して配置された複数の第１の配線層を含む、前記複数の第１の素子と、 前記第１の表側相互接続構造上に配置された第２の表側相互接続構造と、 前記第１の基板の前記裏側表面上に配置され、前記第１の素子に最も近接して配置された複数の第２の配線層を含む第１の裏側相互接続構造と、 各前記第１の素子は、前記第１の配線層を通る第１の表側電気接続経路と、前記第２の配線層を通る第１の裏側電気接続経路と、 を含む第１のウェーハと、 前記第１のウェーハ上に積層され、 前記第２の表側相互接続構造上に配置され、互いに対向する表側表面及び裏側表面を含む第２の基板と、 前記第２の基板の前記表側表面上に配置された第３の表側相互接続構造と、 前記第２の基板及び／又は前記第３の表側相互接続構造上に配置された複数の第２の素子であって、前記第３の表側相互接続構造は、前記第２の素子に最も近接して配置された複数の第３の配線層を含む、前記第２の素子と、 前記第３の表側相互接続構造上に配置された第４の表側相互接続構造と、 前記第２の基板の前記裏側表面上に配置され、前記第２の素子に最も近接して配置された複数の第４の配線層を含む第２の裏側相互接続構造と、 を含む第２のウェーハと、 を含み、 各前記第２の素子は、前記第３の配線層を通る第２の表側電気接続経路と、前記第４の配線層を通る第２の裏側電気接続経路とを含み、 前記第２の表側相互接続構造は、前記第２の裏側電気接続経路に接続された再配線層を含む、 記憶装置。
  8. 前記再配線層は、前記第１の表側電気接続経路に接続される、 請求項７に記載の記憶装置。
  9. 前記第１の裏側相互接続構造及び前記第２の裏側相互接続構造は、前記第１の基板及び前記第２の基板をそれぞれ貫通し、前記第１の素子及び前記第２の素子にそれぞれ接触する第１のビアを含む、 請求項７に記載の記憶装置。
  10. 各前記第１の裏側相互接続構造及び前記第２の裏側相互接続構造は、第２のビアを含み、前記第１の裏側相互接続構造の前記第２のビアは、前記第１の基板及び第１の表側相互接続構造を貫通して、前記第１の配線層に接触し、前記第２の裏側相互接続構造の前記第２のビアは、前記第２の基板及び前記第３の表側相互接続構造を貫通して、前記第３の配線層に接触する、 請求項９に記載の記憶装置。
  11. 前記第２の表側相互接続構造は、前記第４の配線層と直接接触する表側パッドを含む、 請求項１０に記載の記憶装置。
  12. 前記第２のウェーハは、前記第３の表側相互接続構造、前記第２の基板、及び第２の裏側相互接続構造を貫通し、前記第４の配線層の１つに接触する貫通ビアを含む、 請求項１１に記載の記憶装置。

Description

本発明は半導体装置に関し、特に記憶装置に関する。 電子機器のサイズは縮小し続け、電子機器の性能に対するユーザの要求は高まり続けている。当業者は、既存の水平面積を維持しながらより多くの部材を電子機器に含めるか、又は最小の水平面積を持ちながら既存の部材の数を維持するように努力している。しかしながら、上記のいずれの状況でも、相互接続の密度（特に部材に最も近接する相互接続の密度）が大幅に増加するため、より細い線幅が必要になる。 現在の製造工程では、露光機の光源として露光波長の短い極端紫外光（ＥＵＶ）が多く使用されており、露光光源の波長を狭めることで細い線幅の相互接続を実現することができる。しかしながら、ＥＵＶによるリソグラフィ工程は、高価でエネルギーを消費し、電子機器のサイズが縮小し続ける場合、ＥＵＶを使用したリソグラフィ工程では、現状、所望のサイズを満足することができない。したがって、当業者は、露光光源の波長を狭める以外の方法を模索し続けている。 添付の図面は、本発明のさらなる理解を提供するために含まれており、本明細書に組み込まれ、その一部を構成する。図面は、本発明の例示的な実施形態を示し、説明とともに、本発明の原理を説明するのに役立つ。 本発明の一実施形態に係る記憶装置を示す概略断面図である。 本発明の別の実施形態の記憶装置を示す概略断面図である。 本発明の一実施形態の図２に示されるウェーハ１０ａを示す概略断面図である。 本発明の一実施形態の図２に示されるウェーハ１０ｂを示す概略断面図である。 本発明の一実施形態の図２に示されるウェーハ１０ｃを示す概略断面図である。 以下の詳細な説明では、説明の目的で、開示される実施形態の完全な理解を提供するために、多くの特定の詳細が記載される。しかしながら、１つ以上の実施形態は、これらの特定の詳細がなくても実施できることは明らかである。他の例では、図面を簡略化するために、周知の構造及び装置は模式的に示されている。 以下、実施形態の図面を参照しながら本発明をより包括的に説明する。しかしながら、本発明は、本発明で説明した実施形態に限定されるものではなく、異なる実施形態で実施することもできる。図面における層及び領域の厚さは、明確にするために拡大されている。なお、以下の実施形態においては、同一又は類似の部分には同一の符号を付し、その繰り返しの説明は省略する。 ある要素が別の素子に「上に」又は「接続される」とは、他の素子上に直接又は接続されていても良いし、介在要素が存在していても良いことを示す。ある要素が別の素子に「直接上に」又は「直接接続される」とは、介在する要素は存在しないことを示す。本明細書で使用される「接続」は、物理的及び／又は電気的接続の両方を指して良く、「電気的接続」又は「結合」は、２つの素子間の他の素子の存在を指して良い。本明細書で使用される「電気接続」は、物理的な接続（例えば、有線接続）及び物理的な切断（例えば、無線接続）を含む概念を指して良い。 本明細書で使用される「約」、「およそ」、又は「実質的に」は、記載の値及び当業者が決定できる許容可能な偏差の範囲内の平均値を含む。測定に関連する特定の誤差量（つまり、測定システムの制限）を考慮すると、「約」の意味は、例えば、値の１つ以上の標準偏差以内、又は±３０％、±２０％、±１０％、±５％以内の値を指すことができる。さらに、本明細書で使用される「約」、「おおよそ」、又は「実質的に」は、より許容可能な偏差範囲または標準偏差を選択するために、光学特性、エッチング特性、または他の特性に基づくことができ、すべての主体に１つの標準偏差を適用しなくても良い。 本明細書で使用される用語は、専ら例示的な実施形態を説明するために使用されるものであり、本発明を限定するために使用されるものではない。この場合、特に断りのない限り、単数形には複数形も含まれる。 図１は、本発明の一実施形態に係る記憶装置を示す概略断面図である。 図１を参照すると、記憶装置は、ウェーハ１０と、ウェーハ１０を担持するキャリア基板２０と、を含む。ウェーハ１０は、基板１００と、第１の相互接続構造ＦＳ１と、第１の素子Ｄ１及び第２の素子Ｄ２と、第２の相互接続構造ＦＳ２、及び第３の相互接続構造ＢＳを含む。キャリア基板２０は、ベース基板２００と、ベース基板２００上に形成された接合層２１０とを含んで良い。ベース基板２００は、シリコンなどのウェーハの基板に適した材料を含んで良い。結合層２１０は、接着層に適した材料を含んで良い。記憶装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を含んで良い。 基板１００は、互いに対向する第１の表面Ｓ１及び第２の表面Ｓ２を含む。基板１００は、半導体基板又はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含んで良い。半導体基板又はＳＯＩ基板内の半導体材料は、元素半導体、合金半導体、又は化合物半導体を含んで良い。例えば、元素半導体は、Ｓｉ又はＧｅを含んで良い。合金半導体は、ＳｉＧｅ、ＳｉＧｅＣなどを含んで良い。化合物半導体は、ＳｉＣ、ＩＩＩ－Ｖ族半導体材料、又はＩＩ－ＶＩ族半導体材料を含んで良い。ＩＩＩ－Ｖ族半導体材料は、ＧａＮ、ＧａＰ、ＧａＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ、ＧａＮＰ、ＧａＮＡｓ、ＧａＰＡｓ、ＡｌＮＰ、ＡｌＮＡｓ、ＡｌＰＡｓ、ＩｎＮＰ、ＩｎＮＡｓ、ＩｎＰＡｓ、ＧａＡｌＮＰ、ＧａＡｌＮＡｓ、ＧａＡｌＰＡｓ、ＧａＩｎＮＰ、ＧａＩｎＮＡｓ、ＧａＩｎＰＡｓ、ＩｎＡｌＮＰ、ＩｎＡｌＮＡｓ、又はＩｎＡｌＰＡｓを含んで良い。ＩＩ－ＶＩ族半導体材料は、ＣｄＳ、ＣｄＳｅ、ＣｄＴｅ、ＺｎＳ、ＺｎＳｅ、ＺｎＴｅ、ＨｇＳ、ＨｇＳｅ、ＨｇＴｅ、ＣｄＳｅＳ、ＣｄＳｅＴｅ、ＣｄＳＴｅ、ＺｎＳｅＳ、ＺｎＳｅＴｅ、ＺｎＳＴｅ、ＨｇＳｅＳ、ＨｇＳｅＴｅ、ＨｇＳＴｅ、ＣｄＺｎＳ、ＣｄＺｎＳｅ、ＣｄＺｎＴｅ、ＣｄＨｇＳ、ＣｄＨｇＳｅ、ＣｄＨｇＴｅ、ＨｇＺｎＳ、ＨｇＺｎＳｅ、ＨｇＺｎＴｅ、ＣｄＺｎＳｅＳ、ＣｄＺｎＳｅＴｅ、ＣｄＺｎＳＴｅ、ＣｄＨｇＳｅＳ、ＣｄＨｇＳｅＴｅ、ＣｄＨｇＳＴｅ、ＨｇＺｎＳｅＳ、ＨｇＺｎＳｅＴｅ、又はＨｇＺｎＳＴｅを含んで良い。半導体材料は、第１の導電型のドーパント、又は第１の導電型と相補的な第２の導電型のドーパントをドープすることができる。例えば、第１の導電型はｎ型であって良く、第２の導電型はｐ型であって良い。 第１の相互接続構造ＦＳ１は、基板１００の第１の表面Ｓ１上に配置される。第１の素子Ｄ１及び第２の素子Ｄ２は、基板１００及び／又は第１の相互接続構造ＦＳ１内に配置される。例えば、第１の素子Ｄ１及び第２の素子Ｄ２の少なくとも一方は、基板１００内に形成されたウェル（図示せず）及び／又は基板１００上に形成された（すなわち、第１の相互接続構造ＦＳ１内に形成された）構造（図示せず）を含んで良い。いくつかの実施形態において、第１の素子Ｄ１及び第２の素子Ｄ２の少なくとも一方は、センスアンプ又はワード線ドライバを含んで良い。 第１の相互接続構造ＦＳ１は、第１の素子Ｄ１及び第２の素子Ｄ２に最も近接して配置された複数の第１の配線層１Ｗｆを含む。第１の配線層１Ｗｆは、金属や金属合金などの導電性材料を含んで良い。金属及び金属合金は、例えば、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｐｔ、Ｃｒ、Ｍｏ、又はそれらの合金であって良い。いくつかの実施形態において、第１の相互接続構造ＦＳ１は、基板１００の第１の表面Ｓ１上に形成され、その中に第１の配線層１Ｗｆが形成される誘電体層ＩＬ０と、誘電体層ＩＬ０内に形成され、第１の素子Ｄ１及び第２の素子Ｄ２を第１の配線層１Ｗｆに電気的に接続する導電性接触子１Ｃとを含んで良い。誘電体層ＩＬ０は、酸化物（例えば、酸化シリコン）又は窒化物（例えば、窒化シリコン）などの誘電体物質を含んで良い。導電性接触子１Ｃは、金属又は金属合金などの導電性材料を含んで良い。金属及び金属合金は、例えば、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｐｔ、Ｃｒ、Ｍｏ、又はそれらの合金であって良い。 第２の相互接続構造ＦＳ２は、第１の相互接続構造ＦＳ１上に配置される。第２の相互接続構造ＦＳ２は、第１の相互接続構造ＦＳ１に電気的に接続される。いくつかの実施形態において、第２の相互接続構造ＦＳ２は、第１の相互接続構造ＦＳ１とキャリア基板２０の接合層２１０との間に配置される。つまり、いくつかの実施形態において、ウェーハ１０の第１の相互接続構造ＦＳ１、第１の素子Ｄ１及び第２の素子Ｄ２、ならびに第２の相互接続構造ＦＳ２が形成された後、ウェーハ１０を裏返してキャリア基板２０上に配置することができる。次いで、ウェーハ１０の裏側に薄化処理（ｔｈｉｎｎｉｎｇ ｐｒｏｃｅｓｓ）が施された後、薄化された基板１００の第２の表面Ｓ２上に第３の相互接続構造ＢＳが形成される。 いくつかの実施形態において、第２の相互接続構造ＦＳ２は、誘電体層１１０と、誘電体層１１０内に形成された配線１２０とを含んで良い。誘電体層１１０は、単一の誘電体層又は複数の誘電体層を含んで良いが、これに限定されるものではない。誘電体層１１０は、酸化物（例えば、酸化シリコン）又は窒化物（例えば、窒化シリコン）などの誘電体材料を含んで良い。相互接続１２０は、単一の配線層又は複数の配線層又は再配線層と、配線層又は再配線層を接続するビアとを含んで良い。相互接続１２０は、金属又は金属合金などの導電性材料を含んで良い。金属及び金属合金は、例えば、Ｃｕ、Ａｌ、Ｔｉ、Ｔａ、Ｗ、Ｐｔ、Ｃｒ、Ｍｏ、又はそれらの合金であって良い。 第３の相互接続構造ＢＳは、基板１００の第２の表面Ｓ２上に配置され、第１素子Ｄ１及び第２素子Ｄ２に最も近い位置に配置された複数の第２配線層１Ｗｂを含み、各第１素子Ｄ１及び第２素子Ｄ２は、第１配線層１Ｗｆを通る第１電気的接続経路と、第２配線層１Ｗｂを通る第２電気的接続経路とを含む。つまり、ウェーハ１０の表側の配線領域に本来配置されていた配線の一部がウェーハ１０の裏側に移動することにより、ウェーハ１０の表側上に形成される相互接続の密度（例えば、第１の配線層１Ｗｆの密度）を大幅に低減することができる。このようにして、記憶装置が既存の水平領域を維持する場合、記憶装置は、緩和された設計規則を使用することにより、より多くの部品を含む設計を実現することができ、又は、記憶装置が既存の部材の数を維持する場合、記憶装置は、緩和された設計規則を使用することにより、より小さい水平面積での設計を実現することができる。なお、第１の素子Ｄ１及び第２の素子Ｄ２に近い配線層ほど高密度及びより細い線幅を有するため、第１の素子Ｄ１及び第２の素子Ｄ２に最も近接する一部の配線層をウェーハ１０の表側からウェーハ１０の裏側に移動させると、設計規則を大幅に緩和することができる。 いくつかの実施形態では、一部の配線層をウェーハ１０の裏側に移動する場合、第１の素子Ｄ１は、第１の電気接続経路を介して（例えば、第１の配線層１Ｗｆの経路を介して）、及び／又は第２の電気接続経路を介して（例えば、第２の配線層１Ｗｂの経路を介して）、第２の素子Ｄ２に接続されることができる。いくつかの実施形態において、基板１００は、セル領域と、セル領域に隣接する周辺領域とを含んで良く、第１の素子Ｄ１及び第２の素子Ｄ２の少なくとも一方は、周辺領域内に配置されて良く、第１の電気接続経路（例えば、第１の配線層１Ｗｆを通過する経路を介して）及び／又は第２の電気接続経路を介して（例えば、第２の配線層１Ｗｂを介して）セル領域内のメモリアレイ（図示せず）に電気的に接続されることができる。 第３の相互接続構造ＢＳは、基板１００の第２の表面Ｓ２上に形成された誘電体層１３０と、第２の配線層１Ｗｂを第１の素子Ｄ１