JP-2026077559-A - ガラスコア内のクラックを軽減する方法及び装置

Abstract

【課題】ガラスコア内のクラックを軽減する方法及び装置を提供する。 【解決手段】第１のパッケージ基板２００は、第１の表面２０６及び第２の表面２０８の間に延在する開口２０４ａ、２０４ｂ、２０４ｃを有するガラスコア２０２を含む。開口の内部には、導電性材料２１０ａ、２１０ｂ、２１０ｃを有し、ガラス貫通ビア（ＴＧＶ）を画定する。導電性材料は、ＴＧＶの長手方向軸２１４ａ、２１４ｂ、２１４ｃに対して半径方向に、ボイド２１２ａ、２１２ｂ、２１２ｃによってガラスコアから間隔を空けて配置される。これにより、ガラスコアの開口内にスペースを提供して、導電性材料の膨張及び／又は収縮を可能にする。したがって、ＴＧＶは、ガラスコアの内壁にかかる力をほとんどからまったく生じさせずに、ボイド内へと膨張することができ、圧力下における、場合によっては損傷を生じさせるクラックの影響からガラスコアを保護する。 【選択図】図２Ａ

Inventors

• スリニヴァス ヴェンカタ ラマヌジャ ピエタムバラム
• ラフル ナガラジ マネパッリ
• サシ シェクハル カンダヌル

Assignees

• インテル・コーポレーション

Dates

Publication Date

20260513

Application Date

20250714

Priority Date

20241025

Claims (20)

1. 開口を有するガラス層であって、前記開口は、前記ガラス層の対向する表面の間に延在しており、前記開口は長軸を含む、ガラス層； 前記開口内の金属；及び 前記金属及び前記開口の側壁の間の間隙 を備える、装置。
2. 前記開口の前記側壁はテーパを付けられている、請求項１に記載の装置。
3. 前記開口内の前記金属及び前記開口の前記側壁の間に金属シード層が存在しない、請求項１又は２に記載の装置。
4. 前記長軸に対して半径方向における前記間隙の寸法は、２５ナノメートル（ｎｍ）から２５０ｎｍまでの範囲である、請求項１又は２に記載の装置。
5. 前記ガラス層の前記対向する表面のうちの第１のものを覆う誘電体層をさらに備え、前記誘電体層は前記間隙の端部を画定する、請求項１又は２に記載の装置。
6. 前記誘電体層は、第１の誘電体層であり、前記装置は、前記対向する表面のうちの第２のものを覆う第２の誘電体層をさらに備え、前記間隙は、前記側壁に沿って延在する長い間隙であり、前記長い間隙は、前記第１の誘電体層へと延在する第１の端部、及び前記第２の誘電体層へと延在する第２の端部を含む、請求項５に記載の装置。
7. 前記開口の前記側壁上に材料層をさらに備え、前記材料層は、前記開口の前記側壁及び前記間隙の間に存在する、請求項１又は２に記載の装置。
8. 前記材料層はパリレンを含む、請求項７に記載の装置。
9. 前記材料層は、約１マイクロメートル（μｍ）より小さい厚さを有する、請求項７に記載の装置。
10. 前記材料層は、前記開口の前記側壁内のキャビティへと少なくとも部分的に延在する、請求項７に記載の装置。
11. 前記間隙は、前記開口の前記長軸に沿った第１の位置に関連付けられた第１の間隙であり、前記装置は、前記長軸に沿った第２の位置に関連付けられた第２の間隙をさらに備え、前記第１の間隙は、第１のサイズを有し、前記第２の間隙は、前記第１のサイズとは異なる第２のサイズを有する、請求項１又は２に記載の装置。
12. 前記第１の間隙及び前記第２の間隙は、前記長軸に沿って延在する第１の長い間隙及び第２の長い間隙であり、前記第１の長い間隙は、第１の長さを有し、前記第２の間隙は、前記第１の長さとは異なる第２の長さを有する、請求項１１に記載の装置。
13. それぞれの前記第１の間隙及び前記第２の間隙の前記第１のサイズ及び前記第２のサイズは、前記開口の前記長軸から前記開口の前記側壁に向かって延在する半径方向において測定されており、前記第１の間隙は、前記側壁に向かって第１の距離を延在し、前記第２の間隙は、前記側壁に向かって第２の距離を延在し、前記第２の距離は、前記第１の距離とは異なる、請求項１１に記載の装置。
14. 前記第１又は第２の間隙のうちの少なくとも１つは、前記半径方向においてサイズにテーパを付けられている、請求項１３に記載の装置。
15. 請求項１又は２に記載の装置を備える、集積回路パッケージ。
16. ガラスコア；及び 前記ガラスコアを通って延在する穴内のガラス貫通ビア、前記ガラス貫通ビアは、前記ガラス貫通ビアの長手方向軸に対して半径方向において、ボイドによって前記ガラスコアから間隔を空けて配置されている、 を備える、装置。
17. 前記ボイドは、前記ガラス貫通ビアの前記半径方向に沿って第１の距離を、長手方向に沿って第２の距離を延在しており、前記第２の距離は、前記第１の距離の少なくとも２倍である、請求項１６に記載の装置。
18. 前記ボイドは、前記ガラスコア内の欠陥に揃えられている、請求項１６又は１７に記載の装置。
19. 前記ガラスコア及び前記ボイドの間に材料層をさらに備える、請求項１６又は１７に記載の装置。
20. 前記材料層は、窒化シリコンを含む、請求項１９に記載の装置。

Description

多くの電子デバイスでは、集積回路（ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ：ＩＣ）チップ及び／又は半導体ダイが、パッケージ基板を介してマザーボード及び／又は他のタイプのプリント回路板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ：ＰＣＢ）などのより大きい回路板に接続されている。いくつかのパッケージ基板はガラス基板（例えばガラスコア）を含み、これは、ガラス基板の第１の面及び第２の面の間に延在する１つ又は複数のビアを有する。導電性材料がビア内に提供されて、デバイス（例えばＩＣチップ及び／又は半導体ダイ）を互いに、及び／又はＰＣＢに電気的に結合することができる。 本明細書で開示する教示に従って構築された例示的な集積回路（ＩＣ）パッケージを示す図である。 本明細書で開示する教示に従って構築された例示的な第１のパッケージ基板である。 本明細書で開示する例に従って構築された例示的な第２のパッケージ基板である。 図２Ａの第１のパッケージ基板又は図２Ｂの第２のパッケージ基板に含まれ得る例示的な第１のインタフェースの詳細図である。 図２Ａの第１のパッケージ基板又は図２Ｂの第２のパッケージ基板に含まれ得る例示的な第２のインタフェースの詳細図である。 図２Ａの第１のパッケージ基板又は図２Ｂの第２のパッケージ基板に含まれ得る例示的な第３のインタフェースの詳細図である。 図２Ａの第１のパッケージ基板又は図２Ｂの第２のパッケージ基板に含まれ得る例示的な第４のインタフェースの詳細図である。 図５Ａ～図６Ｇに関連して説明する例示的な技法に従って、図２Ａの例示的な第１のパッケージ基板及び／又は図２Ｂの例示的な第２のパッケージ基板を製造する例示的な方法を表すフローチャートである。 図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図、及び、図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図、及び、図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ａの例示的な第１のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。 図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。図２Ｂの例示的な第２のパッケージ基板の製作の例示的なプロセスにおける様々なステージを示す図である。 本明細書で開示する教示に従って構築されたＩＣパッケージ内に含まれ得るダイを含むウェハの上面図である。 本明細書で開示する教示に従って構築されたＩＣパッケージ内に含まれ得るＩＣデバイスの側断面図である。 本明細書で開示する教示に従って構築されたＩＣパッケージ内に含まれ得るＩＣデバイスアセンブリの側断面図である。 本明細書で開示する教示に従って構築されたＩＣパッケージを含み得る例示的な電気デバイスのブロック図である。 概して、同じ又は同様の部分を指すために、図面及び添付の書面での説明の全体を通じて同じ参照番号が使用される。図は必ずしも縮尺通りではない。代わりに、層又は領域の厚さが図面内で拡大されていることがある。図のうちのいくつかはクリーンな線及び境界を有する層及び領域を示しているが、これらの線及び／又は境界のいくつか又はすべては理想化されていることがある。現実には、境界及び／又は線は、観察不可能であるか、融合されているか、及び／又は不揃いであることがある。 図１は、本明細書で開示する教示に従って構築された例示的な集積回路（ＩＣ）パッケージ１００を示している。図示されている例では、ＩＣパッケージ１００は、パッケージマウント表面１０６（例えばパッケージの下部表面、外部表面）上のコンタクト１０４のアレイを介して、下にある基板１０２に電気的に結合されている。いくつかの例では、基板１０２は、パッケージ基板又はプリント回路板（ＰＣＢ）によって実装され得る。図示されている例では、コンタクト１０４はパッド又はランドとして表されている。しかしながら、いくつかの例では、ＩＣパッケージ１００は、示されているパッド又はランドに加えて、又はその代わりに、ボール、ピン、及び／又は任意の他のタイプのコンタクトを含んで、ＩＣパッケージ１００を基板１０２に電気的に結合することを可能にし得る。この例では、パッケージ１００は、パッケージ基板１１２にマウントされておりパッケージ蓋部１１４（例えばモールド化合物、インテグレーテッドヒートスプレッダ（ｉｎｔｅｇｒａｔｅｄ ｈｅａｔ ｓｐｒｅａｄｅｒ：ＩＨＳ））によって囲まれた、場合によってチップ又はチップレットとも呼ばれる２つの半導体ダイ１０８、１１０（例えばシリコンダイ）を含む。したがって、パッケージ基板１１２は、半導体ダイを支持するための例示的な手段である。いくつかの例では、パッケージ蓋部１１４は省略されており、それによって半導体ダイ１０８、１１０を露出した又はむき出しの状態のままにする。 図１の例示的なＩＣパッケージ１００は２つのダイ１０８、１１０を含んでいるが、他の例では、ＩＣパッケージ１００は、１つのみのダイ、又は２つより多いダイを有し得る。いくつかの例では、ダイ１０８、１１０のうちの１つ（又は別個のダイ）は、パッケージ基板１１２内に埋め込まれている。ダイ１０８、１１０は、任意の適したタイプの機能（例えばデータ処理、メモリストレージなど）を提供し得る。いくつかの例では、ダイ１０８、１１０のうちの一方又は両方は、スタックされた形態で配置された複数のダイを含むパッケージダイによって実装される。例えば、ダイ１１０は、メモリコントローラダイの上に配置されたダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）ダイのスタックを含んで、メモリダイスタックを形成してよい。 図示されている例に示されているように、ダイ１０８、１１０の各々は、相互接続部１１６の対応するアレイを介して、電気的に及び機械的にパッケージ基板１１２に結合されている。図１では、相互接続部はバンプとして示されている。相互接続部１１６は、はんだ接合部、マイクロバンプ、金属製（例えば銅）ピラー及びはんだの組み合わせなどを含み得る。他の例では、相互接続部１１６は、直接ボンディングされた、又は「ハイブリッドボンディング」された金属製相互接続部を含み得る。他の例では、相互接続部１１６は、示されているバンプに加えて、又はその代わりに、任意の他のタイプの電気接続部（例えばボール、ピン、パッド、ピラー、ワイヤボンディングなど）であり得る。ダイ１０８、１１０及びパッケージ基板１１２の間の電気接続部（例えば相互接続部１１６）は、場合によって第１のレベルの相互接続部と呼ばれる。対照的に、ＩＣパッケージ１００及び基板１０２の間の電気接続部（例えばパッド１０４）は、場合によって第２のレベルの相互接続部と呼ばれる。いくつかの例では、ダイ１０８、１１０のうちの一方又は両方は、１つ又は複数の他のダイ及び／又はインターポーザの上にスタックされ得る。こうした例では、ダイ１０８、１１０は、第１のレベルの相互接続部の第１のセットを介して下にあるダイ及び／又はインターポーザに結合され、下にあるダイ及び／又はインターポーザは、下にあるダイ及び／又はインターポーザに関連付けられた第１のレベルの相互接続部の別個のセットを介してパッケージ基板１１２に接続され得る。したがって、本明細書において使用されるとき、第１のレベルの相互接続部は、ダイ及びパッケージ基板の間の、又はダイ及び下にあるダイ及び／又はインターポーザの間の相互接続部（例えばボール、バンプ、ピン、パッド、ワイヤボンディングなど）を指す。 図１に示されているように、第１のレベルの相互接続部である相互接続部１１６は、コアバンプ１１８及びブリッジバンプ１２０に対応する、２つの異なるタイプのバンプを含む。本明細書において使用されるとき、コアバンプ１１８は、ダイ１０８、１１０及びＩＣパッケージ１００の外部のコンポーネントの間の電気信号がそれを通過する、ダイ１０８、１１０上のバンプである。より具体的には、図示されている例に示されているように、ダイ１０８、１１０がパッケージ基板１１２にマウントされている場合、コアバンプ１１８は、パッケージ基板１１２のダイマウント表面１２６（例えば上表面、上部表面など）上のコンタクトパッド１２４に物理的に接続され、電気的に結合されている。パッケージ基板１１２のダイマウント表面１２６上のコンタクトパッド１２４は、パッケージ基板１１２内の内部相互接続部１２８を介して、パッケージ基板１１２（例えばダイマウント表面１２６に対向する表面）のパッケージマウント表面１０６（例えば下部の外部表面）上のコンタクト１０４に電気的に結合されている。結果として、ダイ１０８、１１０のコアバンプ１１８及び基板１０２にマウントされたコンタクト１０４の間に、それらの間に提供されたコンタクトパッド１２４及び相互接続部１２８を通過する連続的な電気信号経路が存在する。示されているように、パッケージマウント表面１０６及びダイマウント表面１２６は、パッケージ基板１１０の対向する外表面を画定する。両方の表面はパッケージ基板の外表面であるが、ダイマウント表面１２６は、本明細書では場合によって、全体的なＩＣパッケージ１００に対して、内部又は内表面と呼ばれる。対照的に、この例では、パッケージマウント表面１０６は、ＩＣパッケージ１００の外又は外部表面である。 本明細書において使用されるとき、ブリッジバンプ１２０は、ＩＣパッケージ１００内部のダイ１０８、１１０のうちの互いに異なるものの間の電気信号がそれを通過する、ダイ１０８、１１０上のバンプである。したがって、図示されている例に示されているように、第１のダイ１０８のブリッジバンプ１２０は、パッケージ基板１１２に埋め込まれた相互接続ブリッジ１３０（例えばシリコンベースの相互接続ブリッジ、相互接続ダイ、埋め込み相互接続ブリッジ（ｅｍｂｅｄｄｅｄ ｉｎｔｅｒｃｏｎｎｅｃｔ ｂｒｉｄｇｅ：ＥＭＩＢ））を介して、第２のダイ１１０のブリッジバンプ１２０に電気的に結合されている。図１に表されているように、コアバンプ１１８は、通常はブリッジバンプ１２０より大きい。いくつかの例では、相互接続ブリッジ１３０及び関連付けられたブリッジバンプ１２０は省略されている。 いくつかの例では、アンダーフィル材料１２２が、第１のレベルの相互接続部１１６の周り及び／又はそれらの間（例えばコアバンプ１１８及び／又はブリッジバンプ１２０の周り及び／又はそれらの間）において、ダイ１０８、１１０及びパッケージ基板１