JP-2026077581-A - 相変化材料デバイス及びその形成方法

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Abstract

【課題】化学機械研磨（ＣＭＰ）プロセスを使用せずに相変化メモリ（ＰＣＭ）デバイスを製造する方法を提供する。【解決手段】相変化メモリデバイスは、底部電極、誘電体材料層、及び誘電体材料層を貫通して延在するビア開口部を形成し、底部電極の頂面セグメントがビア開口部の直下に露出されるようにすること、ビア開口部の周縁領域にチューブ状誘電体スペーサを形成すること、誘電体材料層及びチューブ状誘電体スペーサ上にヒーターライナ層、相変化材料を含む相変化材料層、及び頂部電極材料層を含む連続層積層体を堆積すること、ならびに、連続層積層体をヒーターライナ、相変化材料部、及び頂部電極を含む積層体にパターニングすることにより提供され得る。【選択図】図１５

Inventors

▲黄▼ 昶智
謝智仁
張國彬
▲黄▼ 國欽

Assignees

台湾積體電路製造股▲ふん▼有限公司

Dates

Publication Date: 20260513
Application Date: 20250930
Priority Date: 20250211

Claims (20)

デバイス構造を形成する方法であって、底部電極、誘電体材料層、及び前記誘電体材料層を貫通して延在するビア開口部を形成し、前記底部電極の頂面セグメントが前記ビア開口部の直下に露出するようにすることと、前記ビア開口部の周縁領域にチューブ状誘電体スペーサを形成し、前記頂面セグメントの中央部が前記チューブ状誘電体スペーサによって横方向に囲まれた空隙の下に露出されるようにすることと、ヒータライナ層、相変化材料を含む相変化材料層、及び頂部電極材料層を含む連続層積層体を前記誘電体材料層及び前記チューブ状誘電体スペーサの上に堆積することと、前記連続層積層体をヒータライナ、相変化材料部、及び頂部電極を含む積層体にパターニングすることと、を含む、方法。
前記ヒータライナ層は、前記チューブ状誘電体スペーサの範囲内の空隙に堆積された垂直延伸部と、前記誘電体材料層の頂面の上に堆積された水平延伸部と、を含む、請求項１に記載の方法。
垂直延伸シームが、前記ヒータライナ層の前記垂直延伸部の中心に形成される、請求項２に記載の方法。
前記相変化材料層は垂直延伸部を含み、前記垂直延伸部が前記チューブ状誘電体スペーサの内側円筒状側壁に接触する円筒状側壁を有する、請求項２に記載の方法。
前記ビア開口部の前記周縁領域内及び前記誘電体材料層の上に誘電体スペーサ材料層を堆積することと、前記誘電体スペーサ材料層を異方性エッチングすることと、をさらに含み、前記ビア開口部の前記周縁領域を充填する前記誘電体スペーサ材料層の残存垂直延伸部が前記チューブ状誘電体スペーサを構成する、請求項１に記載の方法。
前記ヒータライナ層は、前記底部電極の前記頂面セグメントの前記中央部上に堆積され、前記相変化材料層は、前記ヒータライナ層の平面的水平表面セグメント上に堆積され、前記ヒータライナ層の前記平面的水平表面セグメントが、前記誘電体材料層の頂面を含む水平面上に重なる、請求項１に記載の方法。
前記ヒータライナ層の堆積時に、前記ヒータライナ層は、前記誘電体材料層上に重なる平面的水平表面セグメントを含み、前記平面的水平表面セグメント内の開口部の周縁に隣接し、かつ前記ビア開口部上に重なる環状凸面セグメントをさらに含み、前記相変化材料層は、前記環状凸面セグメント上に直接堆積される、請求項１に記載の方法。
前記ヒータライナ層は、コンフォーマル堆積プロセスにより堆積され、前記空隙の最大幅は、前記ヒータライナ層の厚さの１／２未満であり、垂直延伸シームは、前記ヒータライナ層の垂直延伸部により充填された前記空隙の中心に形成される、請求項７に記載の方法。
前記ヒータライナ層は、コンフォーマル堆積プロセスにより堆積され、前記空隙の最大幅は、前記ヒータライナ層の厚さの１／２超えであり、前記ヒータライナ層の形成後、前記空隙の未充填部分が前記ビア開口部の体積の範囲内に存在し、前記相変化材料層の垂直延伸部が、前記空隙の前記未充填部分の範囲内に堆積される、請求項７に記載の方法。
側壁ライナ材料を堆積すること及びパターニングすることにより、少なくとも１つの側壁ライナを形成することをさらに含み、少なくとも１つの前記側壁ライナは、前記積層体の少なくとも１つの側壁上に形成され、少なくとも１つの前記側壁ライナは、前記相変化材料のアモルファス相の電気伝導性よりも高い電気伝導性を有する材料を含む、請求項１に記載の方法。
デバイス構造を形成する方法であって、底部電極、誘電体材料層、及び前記誘電体材料層を貫通して延在するビア開口部を形成し、前記底部電極の頂面セグメントが前記ビア開口部の直下に露出されるようにすることと、前記ビア開口部の体積の一部の範囲内及び前記誘電体材料層の上にヒータライナ層を堆積し、前記ヒータライナ層の水平延伸部を垂直方向にリセスすることと、相変化材料を含む相変化材料層及び頂部電極材料層を前記ヒータライナ層の前記水平延伸部の上に堆積することと、前記頂部電極材料層、前記相変化材料層、及び前記ヒータライナ層を、ヒータライナ、相変化材料部、及び頂部電極を含む積層体にパターニングすることと、を含む、方法。
前記ビア開口部の周縁領域にチューブ状誘電体スペーサを形成し、前記頂面セグメントの中央部が前記チューブ状誘電体スペーサにより横方向に囲まれた空隙の下に露出されるようにすることをさらに含み、前記ビア開口部の前記体積の前記一部は、前記チューブ状誘電体スペーサの範囲内に空隙の体積を含む、請求項１１に記載の方法。
前記ヒータライナ層の前記水平延伸部を垂直方向にリセスすることは、前記ヒータライナ層の材料をエッチングするエッチバックプロセスを実行することを含む、請求項１１に記載の方法。
前記ビア開口部の前記体積の前記一部の範囲内に堆積された前記ヒータライナ層の垂直延伸部の範囲内に垂直延伸シームが形成される、請求項１１に記載の方法。
前記ヒータライナ層は、前記誘電体材料層上に重なる平面的水平表面セグメントと、前記平面的水平表面セグメント内の開口部の周縁に隣接し、かつ前記垂直延伸シームの頂端に隣接する底部先端点を含む環状凸面セグメントと、を有するように形成され、前記ヒータライナ層の前記水平延伸部を垂直方向にリセスすることは、前記ヒータライナ層の前記水平延伸部を垂直方向にリセスすると同時に前記ヒータライナ層の前記環状凸面セグメントを垂直方向にリセスするエッチバックプロセスを実行することを含む、請求項１４に記載の方法。
誘電体材料層内のビア開口部の範囲内にに位置するチューブ状誘電体スペーサと、前記チューブ状誘電体スペーサにより横方向に囲まれた垂直延伸部、及び前記誘電体材料層の頂面セグメント上に重なる水平延伸部を含むヒータライナと、前記ヒータライナの頂面に接触する相変化材料を含む相変化材料部と、前記相変化材料部の頂面に接触する頂部電極と、を含む、デバイス構造。
前記ヒータライナは、前記誘電体材料層上に重なる平面的水平表面セグメントを含み、前記平面的水平表面セグメント内の開口部の周縁に隣接し、かつ前記ビア開口部上に重なる環状凸面セグメントをさらに含み、前記相変化材料部は前記環状凸面セグメントに接触する、請求項１６に記載のデバイス構造。
前記ヒータライナの前記垂直延伸部は垂直延伸シームを含み、前記ヒータライナの頂面は、前記垂直延伸シームの頂端に隣接する底部先端点を有する環状凸面セグメントを含む、請求項１６に記載のデバイス構造。
前記相変化材料部は、前記ビア開口部の中央領域の範囲内に位置する垂直延伸部を含み、前記ヒータライナの前記垂直延伸部は、前記相変化材料部の前記垂直延伸部に接触する円筒状内側側壁を含む、請求項１６に記載のデバイス構造。
少なくとも１つの側壁ライナをさらに含み、前記少なくとも１つの側壁ライナは、前記相変化材料部の少なくとも１つの側壁上に位置し、かつ前記ヒータライナの前記水平延伸部の側壁に接触し、前記少なくとも１つの側壁ライナは、前記相変化材料のアモルファス相の電気伝導性よりも高い電気伝導性を有する材料を含む、請求項１６に記載のデバイス構造。

Description

相変化材料（ＰＣＭ）デバイスは、そのスケーラビリティ及び不揮発性により、メモリベースのコンピューティングアプリケーションに使用され得る。しかしながら、ＰＣＭデバイスの製造プロセスシーケンスは、多くの処理工程を必要とする。時間がかかり、コストのかかる処理工程の１つは、化学機械研磨プロセスを使用した底部電極及びヒータ素子の形成を含む。本発明の態様は、添付の図面と共に読むことにより、以下の詳細な説明から最もよく理解される。業界における標準的な慣行に従って、様々な特徴は縮尺通りに描かれていないことに留意されたい。様々な特徴の寸法は、説明を明確にするために任意に拡大又は縮小されている場合がある。本発明の一つの実施形態に係る、電界効果トランジスタ、金属配線構造、及び誘電体材料層の形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、誘電体材料層を貫通するビア開口部の形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、誘電体スペーサ材料層の形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、チューブ状誘電体スペーサの形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、ヒーターライナ層、相変化材料層、及び頂部電極材料層を含む連続層積層体の形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、連続層積層体を、インプロセスヒーターライナ、インプロセス相変化材料部、及びインプロセス頂部電極をそれぞれ含むインプロセス積層体にパターニングした後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、側壁ライナ層の形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、インプロセス側壁ライナの形成後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、インプロセス積層体を、ヒーターライナ、相変化材料部、及び頂部電極をそれぞれ含む積層体にパターニングし、インプロセス側壁ライナを側壁ライナにパターニングした後の第１実施形態の中間構造の垂直断面図である。本発明の一つの実施形態に係る、パターン化エッチングマスク層の除去後の第１実施形態構造の垂直断面図である。図８～図１０の処理工程中の第１実施形態構造の第１構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の第１実施形態構造の第１構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の第１実施形態構造の第１構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第２構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第２構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第２構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第３構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第３構成の領域の連続的な上面図のうち１つを示す。図８～図１０の処理工程中の実施形態構造の第３構成の領域の連続的な上面図のうち１つを示す。図８の処理工程後の実施形態構造の第４構成の領域の上面図を示す。本発明の実施形態に従って、封止誘電体層及び追加の金属配線構造を形成した後の第１実施形態構造の垂直断面図である。本発明の実施形態に従った、様々なプログラムされた抵抗状態における相変化メモリセルの様々な構成のうち１つである。本発明の実施形態に従った、様々なプログラムされた抵抗状態における相変化メモリセルの様々な構成のうち１つである。本発明の実施形態に従った、様々なプログラムされた抵抗状態における相変化メモリセルの様々な構成のうち１つである。本発明の実施形態に従った、様々なプログラムされた抵抗状態における相変化メモリセルの様々な構成のうち１つである。本発明の実施形態に従って、ヒーターライナ層を堆積した後の第２実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、ヒーターライナ層を垂直方向にリセスした後の第２実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、相変化材料層及び頂部電極材料層を堆積した後の第２実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、インプロセスヒーターライナ、インプロセス相変化材料部、及びインプロセス頂部電極をそれぞれ含むインプロセス積層体を形成した後の第２実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、封止誘電体層及び追加の金属配線構造を形成した後の第２実施形態構造の垂直断面図である。本発明の実施形態に従って、ヒーターライナ層を堆積した後の第３実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、相変化材料層及び頂部電極材料層を堆積した後の第３実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、インプロセスヒーターライナ、インプロセス相変化材料部、及びインプロセス頂部電極をそれぞれ含むインプロセス積層体を形成した後の第３実施形態の中間構造の垂直断面図である。本発明の実施形態に従って、封止誘電体層及び追加の金属配線構造を形成した後の第３実施形態構造の垂直断面図である。本発明の実施形態に従ってデバイス構造を製造するための一般的な処理工程を示す第１フローチャートである。本発明の実施形態に従ってデバイス構造を製造するための一般的な処理工程を示す第２フローチャートである。以下の開示は、提供される主題の様々な特徴を実装するための多くの異なる実施形態又は例を提供する。構成要素及び配置の具体例を以下に記載して本発明を明確にする。これらは単なる例であり、限定するものではない。図面は縮尺通りに描かれていない。同じ参照番号を有する要素は同じ要素を指し、明示的に別段の指示がない限り、同じ材料組成及び同じ厚さ範囲を有すると推定される。元の実施形態のすべての特徴は、明示的に別段の開示がない限り、任意の派生実施形態に存在すると推定される。したがって、図面及び／又は明細書において関連する実施形態を参照して記載された特徴は、実施形態における特徴のサポートを提供する。記載された要素の複数のインスタンスが、明示的に別段の記載がない限り繰り返される実施形態が明示的に企図される。非必須要素が、そのような実施形態が明示的に開示されていなくても当技術分野で知られている場合、省略される実施形態が明示的に企図される。さらに、「直下に（beneath）」、「下に（below）」、「下部の（lower）」、「上に（above）」、「上部の（upper）」などの空間的相対用語は、図面に示されるような要素間の幾何学的特徴を記述するために、記述を容易にするために本明細書で使用され得る。第１物理要素は第２物理要素に「埋め込まれている（embedded）」ことは、第１要素の全体積が、第２要素の外面全体を含むすべての仮想表面セットの中で最小の総表面積を有し、かつ球面にトポロジー的に同相である仮想表面セットによって定義される仮想体積の範囲内に位置する場合を指す。このような仮想表面セットは、外面に開口部が存在する場合、すべての可能な開口部のない表面セグメントの中で最小面積の表面セグメントで各開口部を覆う。空間的相対用語は、図面に描かれた向きに加えて、使用又は動作中のデバイスの異なる向きを包含することを意図している。装置は、別の向きにされ（９０度回転又は他の向きに）、本明細書で使用される空間的相対記述子も同様に解釈され得る。明示的に別段の記載がない限り、同じ参照番号を有する各要素は、同じ材料組成を有し、同じ厚さ範囲内の厚さを有すると推定される。チューブ状誘電体スペーサは、ヒーターライナの形成前にビア開口部内に形成してもよい。一つの実施形態では、チューブ状誘電体スペーサ内の空隙は、ヒーターライナ層の堆積中に完全に充填されるのに十分狭くてもよい。別の実施形態では、チューブ状誘電体スペーサ内の空隙は、後に形成されるヒーターライナの水平延伸部の目標厚さの２倍よりも広くてもよく、過剰堆積とリセスエッチングの組み合わせを使用して、ビア開口部内の空隙を充填しながらヒーターライナの水平延伸部に目標厚さを提供してもよい。さらに別の実施形態では、チューブ状誘電体スペーサ内の空隙は、ヒーターライナの目標厚さの２倍よりも広くてもよく、空隙の残存部分は、相変化材料部の垂直延伸部で充填されてもよい。本発明の様々な実施形態を、添付図面を参照して説明する。図１を参照すると、本発明による第１実施形態の構造が図示されている。第１実施形態構造は、基板８を含み、当該基板は、市販のシリコン基板などの半導体基板であってもよい。基板８は、少なくともその上部に半導体材料層９を含んでもよい。半導体材料層９は、バルク半導体基板の表面部分であってもよく、又は半導体オンインシュレータ（ＳＯＩ）基板の頂部半導体層であってもよい。一つの実施形態では、半導体材料層９は、単結晶シリコンなどの単結晶半導体材料を含む。一つの実施形態では、基板８は、単結晶シリコン材料を含む単結晶シリコン基板を含んでもよい。シリコン酸化物などの誘電体材料を含むシャロートレンチ分離構造７２０が、半導体材料層９の上部に形成されてもよい。ｐ型ウェル及びｎ型ウェルなどの適切にドープされた半導体ウェルが、シャロートレンチ分離構造７２０の一部によって横方向に囲まれた各領域の範囲内に形成されてもよい。半導体装置７００が、半導体材料層９上に形成されてもよい。半導体装置７００は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタ、及び任意選択的に追加の半導体装置（抵抗器、ダイオード、キャパシタ構造など）を含んでもよい。半導体装置７００は、メモリアレイ領域１００に形成されるプログラミングトランジスタ７０１と、周縁領域３００に形成される周辺トランジスタ７０２と、を含んでもよい。各電界効果トランジスタ（７０１、７０２）は、ソース領域、ドレイン領域、チャネル領域、ゲート誘電体、及びゲート電極を含んでもよい。一の実施形態では、チャネル領域は、半導体材料層９の一部を含んでもよく、単結晶半導体材料を含んでもよい。各々のプログラミングトランジスタ７０１は、後に形成される各相変化メモリセルに対して一組のプログラミングパルスを提供するように構成されてもよい。周辺トランジスタ７０２は、プログラミングトランジスタ７０１の動作を制御し、入出力（Ｉ／Ｏ）回路（図示せず）とインターフェースする周辺回路の構成要素として形成されてもよい。一の実施形態では、基板８は単結晶シリコン基板を含んでもよく、電界効果トランジスタ（７０１、７０２）は