JP-2026077725-A - 半導体装置

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Abstract

【課題】トランジスタの劣化を抑制する。【解決手段】第１の期間と、第２の期間とを有する。第１の期間において、第１のトランジスタと第２のトランジスタとが交互にオンとオフとを繰り返し、第３のトランジスタと第４のトランジスタとはオフになる。第２の期間において、第１のトランジスタと第２のトランジスタとはオフになり、第３のトランジスタと第４のトランジスタとが交互にオンとオフとを繰り返す。こうして、トランジスタがオンになる時間を短くすることができるので、トランジスタの特性劣化を抑制する。【選択図】図１

Inventors

木村肇
梅崎敦司

Assignees

株式会社半導体エネルギー研究所

Dates

Publication Date: 20260513
Application Date: 20260210
Priority Date: 20090122

Claims (4)

第１乃至第８のトランジスタを有し、前記第１のトランジスタのソース電極またはドレイン電極の一方は、第１のゲート信号線と常に導通し、前記第１のトランジスタのソース電極またはドレイン電極の他方は、クロック信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の他方は、電源線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の一方は、第２のゲート信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第５のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の他方は、前記第７のトランジスタのソース電極またはドレイン電極の一方と常に導通し、前記第６のトランジスタのゲート電極は、第２の信号線と常に導通し、前記第７のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第７のトランジスタのゲート電極は、第３の信号線と常に導通し、前記第８のトランジスタのソース電極またはドレイン電極の一方は、第３のゲート信号線と常に導通し、前記第８のトランジスタのゲート電極は、前記第３のゲート信号線と常に導通し、前記第３のゲート信号線が少なくとも前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極と導通状態のとき、前記第１のトランジスタをオンする電位及び前記第５のトランジスタをオンする電位が前記第３のゲート信号線から前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極に入力され、前記第１乃至第８のトランジスタの少なくとも一は、チャネル形成領域に酸化物半導体層を有する半導体装置。
第１乃至第８のトランジスタを有し、前記第１のトランジスタのソース電極またはドレイン電極の一方は、第１のゲート信号線と常に導通し、前記第１のトランジスタのソース電極またはドレイン電極の他方は、クロック信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の他方は、電源線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の一方は、第２のゲート信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第５のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の他方は、前記第７のトランジスタのソース電極またはドレイン電極の一方と常に導通し、前記第６のトランジスタのゲート電極は、第２の信号線と常に導通し、前記第７のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第７のトランジスタのゲート電極は、第３の信号線と常に導通し、前記第８のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第８のトランジスタのゲート電極は、第３のゲート信号線と常に導通し、前記第３のゲート信号線が少なくとも前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極と導通状態のとき、前記第１のトランジスタをオンする電位及び前記第５のトランジスタをオンする電位が前記第３のゲート信号線から前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極に入力され、前記第１乃至第８のトランジスタの少なくとも一は、チャネル形成領域に酸化物半導体層を有する半導体装置。
第１のクロック信号線と常に導通している第１の回路と、第２のクロック信号線と常に導通している第２の回路と、を有し、前記第１の回路は、第１乃至第８のトランジスタを有し、前記第１のトランジスタのソース電極またはドレイン電極の一方は、第１のゲート信号線と常に導通し、前記第１のトランジスタのソース電極またはドレイン電極の他方は、第１のクロック信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の他方は、電源線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の一方は、第２のゲート信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第５のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の他方は、前記第７のトランジスタのソース電極またはドレイン電極の一方と常に導通し、前記第６のトランジスタのゲート電極は、第２の信号線と常に導通し、前記第７のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第７のトランジスタのゲート電極は、第３の信号線と常に導通し、前記第８のトランジスタのソース電極またはドレイン電極の一方は、第３のゲート信号線と常に導通し、前記第８のトランジスタのゲート電極は、前記第３のゲート信号線と常に導通し、前記第３のゲート信号線が少なくとも前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極と導通状態のとき、前記第１のトランジスタをオンする電位及び前記第５のトランジスタをオンする電位が前記第３のゲート信号線から前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極に入力され、前記第１乃至第８のトランジスタの少なくとも一は、チャネル形成領域に酸化物半導体層を有し、前記第１のクロック信号線は、少なくとも第１の導電層及び第２の導電層を有し、前記第２のクロック信号線は、少なくとも第３の導電層を有し、前記第１の導電層は、第１の開口部を有し、前記第３の導電層は、第２の開口部を有し、前記第１及び第３の導電層は、第１の方向に沿うように延びている領域を有し、前記第２の導電層は、前記第１の方向と交差する方向に沿うように延びている領域を有し、前記第２の導電層は、コンタクトを介して前記第１の導電層と接する領域を有し、前記第２の導電層は、前記第２の開口部と重なる領域を有する半導体装置。
第１のクロック信号線と常に導通している第１の回路と、第２のクロック信号線と常に導通している第２の回路と、を有し、前記第１の回路は、第１乃至第８のトランジスタを有し、前記第１のトランジスタのソース電極またはドレイン電極の一方は、第１のゲート信号線と常に導通し、前記第１のトランジスタのソース電極またはドレイン電極の他方は、第１のクロック信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第２のトランジスタのソース電極またはドレイン電極の他方は、電源線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の一方は、前記第１のゲート信号線と常に導通し、前記第３のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第３のトランジスタのゲート電極は、第１の信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の一方は、第２のゲート信号線と常に導通し、前記第４のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第４のトランジスタのゲート電極は、前記第１の信号線と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の一方は、前記第２のトランジスタのゲート電極と常に導通し、前記第５のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第５のトランジスタのゲート電極は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第６のトランジスタのソース電極またはドレイン電極の他方は、前記第７のトランジスタのソース電極またはドレイン電極の一方と常に導通し、前記第６のトランジスタのゲート電極は、第２の信号線と常に導通し、前記第７のトランジスタのソース電極またはドレイン電極の他方は、前記電源線と常に導通し、前記第７のトランジスタのゲート電極は、第３の信号線と常に導通し、前記第８のトランジスタのソース電極またはドレイン電極の一方は、前記第１のトランジスタのゲート電極と常に導通し、前記第８のトランジスタのゲート電極は、第３のゲート信号線と常に導通し、前記第３のゲート信号線が少なくとも前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極と導通状態のとき、前記第１のトランジスタをオンする電位及び前記第５のトランジスタをオンする電位が前記第３のゲート信号線から前記第８のトランジスタのチャネル形成領域を介して前記第１のトランジスタのゲート電極及び前記第５のトランジスタのゲート電極に入力され、前記第１乃至第８のトランジスタの少なくとも一は、チャネル形成領域に酸化物半導体層を有し、前記第１のクロック信号線は、少なくとも第１の導電層及び第２の導電層を有し、前記第２のクロック信号線は、少なくとも第３の導電層を有し、前記第１の導電層は、第１の開口部を有し、前記第３の導電層は、第２の開口部を有し、前記第１及び第３の導電層は、第１の方向に沿うように延びている領域を有し、前記第２の導電層は、前記第１の方向と交差する方向に沿うように延びている領域を有し、前記第２の導電層は、コンタクトを介して前記第１の導電層と接する領域を有し、前記第２の導電層は、前記第２の開口部と重なる領域を有する半導体装置。

Description

半導体装置、表示装置、液晶表示装置、それらの駆動方法、又はそれらを生産する方法に関する。特に、画素部と同じ基板に形成される駆動回路を有する半導体装置、表示装置、液晶表示装置、又はそれらの駆動方法に関する。または、当該半導体装置、当該表示装置、又は当該液晶表示装置を有する電子機器に関する。近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められている。特に、非単結晶半導体によって構成されるトランジスタを用いて、画素部と同じ基板にゲートドライバなどの駆動回路を構成する技術は、コストの低減、信頼性の向上に大きく貢献するため、活発に開発が進められている。非単結晶半導体によって構成されるトランジスタは、閾値電圧の上昇、又は移動度の低下などの劣化を生じる。このトランジスタの劣化が進むと、駆動回路が動作しづらくなり、画像を表示できなくなるといった問題がある。そこで、特許文献１、特許文献２、及び非特許文献１には、トランジスタの劣化を抑制することができるシフトレジスタが開示されている。これらの文献では、トランジスタの特性劣化を抑制するために、二つのトランジスタが用いられる。この二つのトランジスタは、フリップフロップの出力端子と、ＶＳＳ（以下負電源）が供給される配線との間に接続される。そして、一方のトランジスタと、他方のトランジスタとが交互にオンになる。こうすることによって、トランジスタがオンになる時間が短くなるので、トランジスタの特性劣化を抑制することができる。特開２００５－５０５０２号公報特開２００６－２４３５０号公報ＹｏｎｇＨｏＪａｎｇ，ｅｔａｌ．， ”ＩｎｔｅｇｒａｔｅｄＧａｔｅＤｒｉｖｅｒＣｉｒｃｕｉｔＵｓｉｎｇａ－ＳｉＴＦＴｗｉｔｈＤｕａｌＰｕｌｌ－ｄｏｗｎＳｔｒｕｃｔｕｒｅ”，ＰｒｏｃｅｅｄｉｎｇｓｏｆＴｈｅ１１ｔｈＩｎｔｅｒｎａｔｉｏｎａｌＤｉｓｐｌａｙＷｏｒｋｓｈｏｐｓ２００４，ｐ．３３３－３３６半導体装置の回路図と、その動作を説明するためのタイミングチャートである。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するための模式図と、半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図と、その動作を説明するためのタイミングチャートである。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するための模式図である。半導体装置の動作を説明するためのタイミングチャートである。半導体装置の動作を説明するためのタイミングチャートである。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図と、その動作を説明するためのタイミングチャートである。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。半導体装置の回路図である。シフトレジスタの回路図である。シフトレジスタの動作を説明するためのタイミングチャートである。シフトレジスタの動作を説明するためのタイミングチャートである。シフトレジスタの動作を説明するための模式図である。表示装置のブロック図である。表示装置のブロック図である。半導体装置の回路図と、その動作を説明するためのタイミングチャートである。画素の回路図と、その動作を説明するためのタイミングチャートである。画素の回路図である。表示装置の上面図と、その断面図である。トランジスタの断面図である。シフトレジスタのレイアウト図である。シフトレジスタのレイアウト図である電子機器を説明する図である。電子機器を説明する図である。半導体装置の回路図と、その動作を説明するための模式図である。半導体装置の動作を説明するためのタイミングチャートである。半導体装置の回路図である。半導体装置の動作を説明するためのタイミングチャートである。半導体装置の動作を説明するためのタイミングチャートである。トランジスタの作製工程を説明する断面図である。以下、本発明の実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する構成において、同様のものを指す符号は異なる図面間で共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。（実施の形態１）本実施の形態では、半導体装置の一例について説明する。本実施の形態の半導体装置は、一例として、シフトレジスタ、ゲートドライバ、ソースドライバ、又は表示装置などに用いることが可能である。なお、本実施の形態の半導体装置を駆動回路と示すことが可能である。まず、本実施の形態の半導体装置に用いることが可能な基本回路について、図４１（Ａ）を参照して説明する。図４１（Ａ）の回路は、回路１０１、及び回路１０２という複数の回路を有する。そして、回路１０１は、スイッチ１１＿１、及びスイッチ１１＿２という複数のスイッチを有し、回路１０２は、スイッチ１２＿１、及びスイッチ１２＿２という複数のスイッチを有する。スイッチ１１＿１、スイッチ１１＿２、スイッチ１２＿１、及びスイッチ１２＿２は、配線１１１と配線１１２との間に接続される。なお、図４１（Ａ）の回路を半導体装置、又は駆動回路と示すことが可能である。スイッチ１１＿１、スイッチ１１＿２、スイッチ１２＿１、及びスイッチ１２＿２は、配線１１１と配線１１２との導通状態を制御する機能を有する。よって、図４１（Ｂ）に示すように、配線１１１と配線１１２との間には、経路１２１＿１、経路１２１＿２、経路１２２＿１、経路１２２＿２という複数の経路が存在する。ただし、これに限定されず、配線１１１と配線１１２との間にＮ（自然数）個のスイッチが接続される場合、配線１１１と配線１１２と間には、Ｎ本の経路が存在することが可能である。なお、配線Ａ（例えば配線１１１）と配線Ｂ（例えば配線１１２）との間の経路と記載する場合、配線Ａは、スイッチを介して配線Ｂと接続されることが可能である。ただし、これに限定されず、配線Ａと配線Ｂとの間には、スイッチの他にも、様々な素子（例えばトランジスタ、ダイオード、抵抗素子、又は容量素子など）、又は様々な回路（例えばバッファ回路、インバータ回路、又はシフトレジスタ回路など）などが接続されることが可能である。よって、例えば、スイッチ１１＿１と、直列に又は並列に、抵抗素子、又はトランジスタなどの素子が接続されることが可能である。配線１１１からは、一例として、信号ＯＵＴが出力されるものとする。信号ＯＵＴは、ＨレベルとＬレベルとを有するデジタル信号である場合が多く、出力信号として機能することが可能である。よって、配線１１１は、信号線として機能することが可能である。特に、配線１１１は、画素部に延伸して配置されることが可能である。そして、配線１１１は、画素と接続されることが可能である。または、配線１１１は、画素が有するトランジスタ（例えば選択用トランジスタ、又はスイッチングトランジスタ）のゲートと接続されることが可能である。よって、信号ＯＵＴは、選択信号、転送信号、スタート信号、リセット信号、ゲート信号、又は走査信号として機能することが可能である。そして、配線１１１は、ゲート線、走査線、又は出力信号線として機能することが可能である。配線１１２には、一例として、電圧Ｖ１が供給されるものとする。電圧Ｖ１は、Ｌレベルの信号とおおむね等しい値である場合が多く、グランド電圧、電源電圧、アース、基準電圧、又は負電源電圧などとして機能することが可能である。よって、配線１１２は、電源線として機能することが可能である。ただし、これに限定されず、配線１１２には、信号が入力され、配線１１２は信号線として機能することが可能である。なお、おおむねとは、ノイズによる誤差、プロセスのばらつきによる誤差、素子の作製工程のばらつきによる誤差、及び／又は、測定誤差などの様々な誤差を含むものとする。なお、一例として、Ｌレベルの信号の電位をＶ１とし、Ｈレベルの信号の電位をＶ２とする。そして、Ｖ２＞Ｖ１とする。よって、電圧Ｖ２と記載する場合、電圧Ｖ２とは、信号のＨレベルとおおむね等しい値であるものとする。ただし、これに限定されず、Ｌレベルの信号の電位は、Ｖ１よりも低いことが可能であるし、Ｖ１よりも高いことが可能である。または、Ｈレベルの信号の電位は、Ｖ２よりも低いことが可能であるし、Ｖ２よりも高いことが可能である。なお、電圧とは、ある電位と、基準の電位（例えばグランド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。次に、図４１（Ａ）の回路の動作について、図４２のタイミングチャートを参照して説明する。図４２のタイミングチャートは、複数の期間を有し、各期間は、複数のサブ期間を有する。例えば、図４２のタイミングチャートは、期間Ａ、及び期間Ｂという複数の期間（以下、期間のことをフレーム期間ともいう）を有する。期間Ａは、期間Ａ０、期間Ａ１、及び期間Ａ２という複数のサブ期間（以下、サブ期間のことを１ゲート選択期間ともいう）を有する。期間Ｂは、期間Ｂ０、期間Ｂ１、及び期間Ｂ２という複数のサブ期間を有する。なお、図４２のタイミングチャートの一例では、期間Ａと期間Ｂとは順番に配置される。ただし、これに限定されず、期間Ａと期間Ｂとは様々な順番に配置されることが可能である。または、タイミングチャートは、期間Ａ、及び期間Ｂとは別の期間を有することが可能である。または、期間Ａと期間Ｂとの一方を省略することが可能である。なお、期間Ａには、期間Ａ１と期間Ａ２とが繰り返して配置される後に、期間Ａ０が配置される。その後、再び、期間Ａには、期間Ａ１と期間Ａ２とが繰り返して配置される。ただし、これに限定されず、期間Ａ０、期間Ａ１、及び期間Ａ２は、様々な順番に配置されることが可能である。または、期間Ａには、期間Ｂ０、期間Ｂ１、期間Ｂ２、及び／又は、その他の期間が配置されることが可能である。または、期間Ａ０、期間Ａ１、及び期間Ａ２のいずれかを省略することが可能である。または、期間Ａ０は、期間Ａ１の次に配置することが可能であるし、期間Ａ２の次に配置することが可能であるし、期間Ａの