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JP-2026077759-A - 半導体装置

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Abstract

【課題】インダクタンスの影響を低減すること。 【解決手段】半導体装置は、第１スイッチング素子１１Ｕ，１１Ｖ，１１Ｗと、第２スイッチング素子と、第１，第２，第３インバータ回路と、各インバータ回路の第１スイッチング素子１１Ｕ，１１Ｖ，１１Ｗが実装された第１導電層３１と、各インバータ回路の第２スイッチング素子が実装された第２，第３，第４導電層と、各インバータ回路の第１スイッチング素子１１Ｕ，１１Ｖ，１１Ｗを制御する制御回路が搭載された第１集積回路素子２５Ｈと、を備える。各インバータ回路の第２スイッチング素子は、平面視において互いに同じ向きで第２，第３，第４導電層にそれぞれ実装される。各インバータ回路の第１スイッチング素子１１Ｕ，１１Ｖ，１１Ｗのうち少なくとも１つは、他の第１スイッチング素子と平面視において向きが異なるように第１導電層３１に実装されている。 【選択図】図２６

Inventors

  • 石松 祐司

Assignees

  • ローム株式会社

Dates

Publication Date
20260513
Application Date
20260212
Priority Date
20180604

Claims (18)

  1. 平面視で矩形状に形成され、第１電極、第２電極、及び制御電極をそれぞれ有する第１スイッチング素子および第２スイッチング素子と、 前記第１スイッチング素子の前記第１電極は電源に接続され、前記第１スイッチング素子の前記第２電極は前記第２スイッチング素子の前記第１電極に接続され、前記第２スイッチング素子の前記第２電極はグランドに接続される、前記第１スイッチング素子及び前記第２スイッチング素子を各々が含む第１インバータ回路、第２インバータ回路、及び第３インバータ回路と、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々が含む前記第１スイッチング素子が実装された第１導電層と、 前記第１導電層とは離間して設けられ、前記第１インバータ回路の前記第２スイッチング素子が実装された第２導電層と、 前記第１導電層とは離間して設けられ、前記第２インバータ回路の前記第２スイッチング素子が実装された第３導電層と、 前記第１導電層とは離間して設けられ、前記第３インバータ回路の前記第２スイッチング素子が実装された第４導電層と、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路とは離間して設けられ、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々の前記第１スイッチング素子を制御する制御回路が搭載された第１集積回路素子と、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々の前記第１スイッチング素子の前記制御電極と前記第１集積回路素子とを電気的に接続する第１ワイヤと、 を備え、 前記第２導電層、前記第３導電層、及び前記第４導電層は、互いに絶縁され、かつ前記各スイッチング素子の厚さ方向と直交する第１方向において離間して設けられ、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子は、平面視において互いに同じ向きで前記第２導電層、前記第３導電層および前記第４導電層にそれぞれ実装され、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子のうち少なくとも１つは、他の第１スイッチング素子と平面視において向きが異なるように前記第１導電層に実装されている、 半導体装置。
  2. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子のうち少なくとも１つの前記第１スイッチング素子の中心は、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の他の第１スイッチング素子の中心と、平面視において前記第１方向と直交する第２方向にずれている、 請求項１に記載の半導体装置。
  3. 前記半導体装置は、平面視で前記第１方向が長手方向となる矩形状に形成されており、 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子は、平面視において前記第１方向に並んで配列されており、前記第１方向から視て、少なくとも一部が互いに重なり合う位置に配置されている、 請求項１に記載の半導体装置。
  4. 前記第１インバータ回路、前記第２インバータ回路、前記第３インバータ回路、前記第１導電層、前記第２導電層、前記第３導電層、前記第４導電層、前記第１集積回路素子、及び前記第１ワイヤを封止する封止樹脂をさらに備え、 前記封止樹脂は、前記第１スイッチング素子の前記制御電極に印加する信号を形成するための信号を受信する複数の第１端子部が突出する第３側面を有しており、 前記複数の第１端子部は、平面視において前記封止樹脂の前記第３側面が延びる方向において互いに離間して配置されており、 前記第３側面において、前記複数の第１端子部のうち前記第３側面が延びる方向に隣り合う第１端子部の間の部分には凹部が設けられている、 請求項１に記載の半導体装置。
  5. 平面視において前記凹部における前記第３側面が延びる方向の大きさは、前記凹部における前記第３側面が延びる方向と直交する方向の大きさよりも大きい、 請求項４に記載の半導体装置。
  6. 前記第１インバータ回路、前記第２インバータ回路および前記第３インバータ回路とは離間して設けられ、それぞれの前記第２スイッチング素子を制御する第２集積回路素子をさらに備え、 前記第３側面には、前記第２集積回路素子と電気的に接続された複数の第２端子部が突出しており、 前記複数の第２端子部は、平面視において前記第３側面が延びる方向において互いに離間して配置されており、 平面視において前記複数の第１端子部のうち前記凹部の両側に配置された２つの第１端子部の間の距離は、前記複数の第２端子部のうち前記第３側面が延びる方向に隣り合う第２端子部の間の距離よりも大きい、 請求項４に記載の半導体装置。
  7. 前記第２スイッチング素子に流れる電流は、３０Ａ未満である、 請求項１に記載の半導体装置。
  8. 前記第２スイッチング素子は、ＳｉＣＭＯＳＦＥＴであり、 前記第１電極はドレイン電極であり、前記第２電極はソース電極であり、前記制御電極はゲート電極である、 請求項１に記載の半導体装置。
  9. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子は、平面視において前記第１方向に並んで配列されており、 前記第１インバータ回路の前記第１スイッチング素子及び前記第３インバータ回路の前記第１スイッチング素子は、前記第２インバータ回路の前記第１スイッチング素子を挟むように並べられ、 平面視において、前記第１方向と交差する方向において前記第２インバータ回路の前記第１スイッチング素子は、前記第１集積回路素子と対向している、 請求項１に記載の半導体装置。
  10. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路のそれぞれの前記第１スイッチング素子の前記制御電極は、平面視において前記第１スイッチング素子の四隅のうちいずれか１箇所に配置され、 前記第１インバータ回路の前記第１スイッチング素子及び前記第３インバータ回路の前記第１スイッチング素子の少なくとも一方は、前記第１インバータ回路及び前記第３インバータ回路のうちの少なくとも一方の前記第１スイッチング素子の前記制御電極が前記第１集積回路素子に近づくように、前記第２インバータ回路の前記第１スイッチング素子の配置姿勢とは異なる配置姿勢により配置されている、 請求項１に記載の半導体装置。
  11. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路のそれぞれの前記第１スイッチング素子の前記制御電極は、平面視において前記第１スイッチング素子の四隅のうちの前記第１集積回路素子に最も近い隅に配置されている、 請求項１０に記載の半導体装置。
  12. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子は、平面視において前記第１方向に並んで配列されており、 前記第１インバータ回路の前記第１スイッチング素子及び前記第３インバータ回路の前記第１スイッチング素子は、前記第２インバータ回路の前記第１スイッチング素子を挟むように並べられ、 前記第１インバータ回路の前記第１スイッチング素子は、前記第１スイッチング素子の長手方向が前記第１方向及び前記第１方向と直交する第２方向とは異なる方向に沿うように配置されており、 前記第２インバータ回路の前記第１スイッチング素子は、前記第１スイッチング素子の長手方向が前記第１方向または前記第２方向に沿うように配置されており、 前記第３インバータ回路の前記第１スイッチング素子は、前記第１スイッチング素子の長手方向が前記第１方向及び前記第２方向とは異なる方向に沿うように配置されている、 請求項１に記載の半導体装置。
  13. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子は、平面視において前記第１方向に並んで配列されており、 前記第１インバータ回路の前記第１スイッチング素子及び前記第３インバータ回路の前記第１スイッチング素子は、前記第２インバータ回路の前記第１スイッチング素子を挟むように並べられ、 平面視において前記第１方向と直交する方向において前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路のうちのいずれかの前記第１スイッチング素子は、前記第１集積回路素子と対向している、 請求項１に記載の半導体装置。
  14. 前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子の前記第２電極は、前記第２導電層、前記第３導電層、及び前記第４導電層に、第２ワイヤ、第３ワイヤ、及び第４ワイヤを介してそれぞれ電気的に接続されている、請求項１に記載の半導体装置。
  15. 前記第１集積回路素子を搭載する第５導電層は、前記第１導電層とは異なる高さに配置されている、請求項１に記載の半導体装置。
  16. 前記第１導電層の、前記第１スイッチング素子の搭載面とは反対側の面に接続され、前記封止樹脂から一部が露出する放熱部材を有する、請求項４に記載の半導体装置。
  17. 前記第１インバータ回路、前記第２インバータ回路、前記第３インバータ回路、前記第１導電層、前記第２導電層、前記第３導電層、前記第４導電層、前記第１集積回路素子、及び前記第１ワイヤを封止する封止樹脂をさらに備え、 各導電層は、リードフレームの一部であり、前記封止樹脂の側面から突出する端子部を有する、請求項１に記載の半導体装置。
  18. 前記第１インバータ回路、前記第２インバータ回路、前記第３インバータ回路、前記第１導電層、前記第２導電層、前記第３導電層、前記第４導電層、前記第１集積回路素子、及び前記第１ワイヤを封止する封止樹脂をさらに備え、 前記封止樹脂は、前記第１スイッチング素子の前記制御電極に印加する信号を形成するための信号を受信する複数の第１端子部が突出する第３側面と、前記第３側面と対向し、複数の第３端子部が突出する第４側面とを有しており、 それぞれの前記第３端子部は、前記第２スイッチング素子と第５ワイヤによって電気的に接続されるとともに前記封止樹脂に覆われるアイランド部を有しており、 第１アイランド部としての少なくとも２つの前記アイランド部における前記第３側面側の端部は、互いに面一であり、 互いに面一である前記端部を第１端部とすると、 前記第１アイランド部とは異なる第２アイランド部としての少なくとも１つの前記アイランド部における前記第３側面側の端部は、前記第１方向と直交する第２方向において、前記第１端部とは異なった位置に配置されている、 請求項１に記載の半導体装置。

Description

本開示は、半導体装置に関する。 電源電圧が供給される第１スイッチング素子と第１スイッチング素子と直列に接続される第２スイッチング素子とを有するインバータ回路と、各スイッチング素子のオンオフを制御する制御回路とをリードフレームに実装することにより、１つのパッケージに集積された半導体装置が開発されている（例えば特許文献１参照）。 特開２０１６－８２２８１号公報 ［概要］ 上記半導体装置では、第１スイッチング素子の制御端子と制御回路とはボンディングワイヤにより電気的に接続されている。このボンディングワイヤが長くなると、ボンディングワイヤに起因するインダクタンスの影響が大きくなる。 本開示の一態様の半導体装置は、平面視で矩形状に形成され、第１電極、第２電極、及び制御電極をそれぞれ有する第１スイッチング素子および第２スイッチング素子と、前記第１スイッチング素子の前記第１電極は電源に接続され、前記第１スイッチング素子の前記第２電極は前記第２スイッチング素子の前記第１電極に接続され、前記第２スイッチング素子の前記第２電極はグランドに接続される、前記第１スイッチング素子及び前記第２スイッチング素子を各々が含む第１インバータ回路、第２インバータ回路、及び第３インバータ回路と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々が含む前記第１スイッチング素子が実装された第１導電層と、前記第１導電層とは離間して設けられ、前記第１インバータ回路の前記第２スイッチング素子が実装された第２導電層と、前記第１導電層とは離間して設けられ、前記第２インバータ回路の前記第２スイッチング素子が実装された第３導電層と、前記第１導電層とは離間して設けられ、前記第３インバータ回路の前記第２スイッチング素子が実装された第４導電層と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路とは離間して設けられ、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々の前記第１スイッチング素子を制御する制御回路が搭載された第１集積回路素子と、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の各々の前記第１スイッチング素子の前記制御電極と前記第１集積回路素子とを電気的に接続する第１ワイヤと、を備え、前記第２導電層、前記第３導電層、及び前記第４導電層は、互いに絶縁され、かつ前記各スイッチング素子の厚さ方向と直交する第１方向において離間して設けられ、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第２スイッチング素子は、平面視において互いに同じ向きで前記第２導電層、前記第３導電層および前記第４導電層にそれぞれ実装され、前記第１インバータ回路、前記第２インバータ回路、及び前記第３インバータ回路の前記第１スイッチング素子のうち少なくとも１つは、他の第１スイッチング素子と平面視において向きが異なるように前記第１導電層に実装されている。 図１は、第１実施形態の半導体装置の電気的構成を示すブロック図である。図２は、半導体装置の内部の配置構成を示す平面図である。図３は、半導体装置の斜視図である。図４は、半導体装置の底面図である。図５は、図２の５－５線に沿った断面図である。図６は、図２の６－６線に沿った断面図である。図７は、図２の一部の拡大図である。図８は、図７の８－８線に沿った断面図である。図９は、図２の一部の拡大図である。図１０は、図９の１０－１０線に沿った断面図である。図１１は、ＭＯＳＦＥＴの構造を示す断面図である。図１２は、半導体装置の一部の詳細な電気的構成を示す回路図である。図１３は、第２実施形態の半導体装置の一部の詳細な電気的構成を示す回路図である。図１４は、半導体装置の集積回路素子の一部の素子配置を示す模式平面図である。図１５は、第３実施形態の半導体装置の内部の配置構成の一部を拡大した平面図である。図１６は、第４実施形態の半導体装置の電気的構成を示すブロック図である。図１７は、半導体装置の内部の配置構成を示す平面図である。図１８Ａは、ダイオードの構造を示す断面斜視図である。図１８Ｂは、ダイオードの構造を示す断面図である。図１９は、第４実施形態の作用を説明するための図であり、駆動部の電気的な接続構成を示す回路図である。図２０は、第５実施形態の半導体装置の電気的構成を示すブロック図である。図２１は、半導体装置の内部の配置構成を示す平面図である。図２２は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２３は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２４は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２５は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２６は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２７は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２８は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図２９は、変形例の半導体装置の内部の配置構成を示す平面図である。図３０は、変形例の半導体装置の内部の配置構成を示す平面図である。図３１は、変形例の半導体装置の内部の配置構成を示す平面図である。図３２は、変形例の半導体装置の内部の配置構成の一部を拡大した平面図である。図３３は、変形例の半導体装置の内部の配置構成を示す平面図である。図３４は、変形例のＭＯＳＦＥＴの構造を示す断面図である。図３５は、変形例のＭＯＳＦＥＴの構造を示す断面図である。図３６は、変形例のダイオードの構造を示す断面図である。図３７は、変形例の半導体装置の電気的構成を示すブロック図である。図３８は、図３７の半導体装置の内部の配置構成を示す平面図である。図３９は、変形例の半導体装置の内部の配置構成を示す平面図である。 ［詳細な説明］ 以下、半導体装置の各実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。 本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。 同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。 （第１実施形態） 図１に示すように、半導体装置１は、モータ２を駆動するインバータ回路を構成するものであり、３つのインバータ回路である第１インバータ回路１０Ｕ、第２インバータ回路１０Ｖ、及び第３インバータ回路１０Ｗを有する駆動部１０と、駆動部１０を制御する制御回路２０とを備える。各インバータ回路１０Ｕ，１０Ｖ，１０Ｗは、互いに並列に接続されている。モータ２の一例は、３相ブラシレスモータである。 各インバータ回路１０Ｕ，１０Ｖ，１０Ｗは、第１スイッチング素子１１と第２スイッチング素子１２とを含む。第１スイッチング素子１１及び第２スイッチング素子１２は直列に接続されている。第１スイッチング素子１１は、電源電圧が供給される第１端子、第２スイッチング素子１２に接続される第２端子、及び制御端子を有する。第２スイッチング素子１２は、第１スイッチング素子１１の第２端子に接続される第１端子、グランドに接続される第２端子、及び制御端子を有する。第１スイッチング素子１１及び第２スイッチング素子１２の一例は、ＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。以降では、第１インバータ回路１０Ｕの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｕとし、第２インバータ回路１０Ｖの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｖとし、第３インバータ回路１０Ｗの第１スイッチング素子１１をＭＯＳＦＥＴ１１Ｗとして説明する。また、第１インバータ回路１０Ｕの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｕとし、第２インバータ回路１０Ｖの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｖとし、第３インバータ回路１０Ｗの第２スイッチング素子１２をＭＯＳＦＥＴ１２Ｗとして説明する。本実施形態では、ＭＯＳＦＥＴ１１Ｕ～１１Ｗ，１２Ｕ～１２Ｗは、Ｎチャネル型ＭＯＳＦＥＴが用いられている。ＭＯＳＦＥＴ１１Ｕ～１１Ｗのそれぞれのドレインは第１スイッチング素子１１の第１端子の一例であり、ＭＯＳＦＥＴ１１Ｕ～１１Ｗのそれぞれのソースは第１スイッチング素子１１の第２端子の一例であり、ＭＯＳＦＥＴ１１Ｕ～１１Ｗのそれぞれのゲートは第１スイッチング素子１１の制御端子の一例である。ＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれのドレインは第２スイッチング素子１２の第１端子の一例であり、ＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれのソースは第２スイッチング素子１２の第２端子の一例であり、ＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれのゲートは第２スイッチング素子１２の制御端子の一例である。 ＭＯＳＦＥＴ１１ＵとＭＯＳＦＥＴ１２Ｕとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＵのソースとＭＯＳＦＥＴ１２Ｕのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＵのソースとＭＯＳＦＥＴ１２Ｕのドレインとの間のノードＮは、モータ２のＵ相コイル（図示略）と電気的に接続されている。 ＭＯＳＦＥＴ１１ＶとＭＯＳＦＥＴ１２Ｖとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＶのソースとＭＯＳＦＥＴ１２Ｖのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＶのソースとＭＯＳＦＥＴ１２Ｖのドレインとの間のノードＮは、モータ２のＶ相コイル（図示略）と電気的に接続されている。 ＭＯＳＦＥＴ１１ＷとＭＯＳＦＥＴ１２Ｗとは互いに直列に接続されている。すなわちＭＯＳＦＥＴ１１ＷのソースとＭＯＳＦＥＴ１２Ｗのドレインとが互いに接続されている。これらＭＯＳＦＥＴ１１ＷのソースとＭＯＳＦＥＴ１２Ｗのドレインとの間のノードＮは、モータ２のＷ相コイル（図示略）と電気的に接続されている。 ＭＯＳＦＥＴ１１Ｕ～１１Ｗのドレインは、互いに接続されている。ＭＯＳＦＥＴ１１Ｕ～１１Ｗのドレインは、外部電源に電気的に接続されている。ＭＯＳＦＥＴ１２Ｕ～１２Ｗのソースは互いに接続されている。ＭＯＳＦＥＴ１２Ｕ～１２Ｗのソースは、グランドＧＮＤに接続されている。ＭＯＳＦＥＴ１１Ｕ～１１Ｗのゲート及びＭＯＳＦＥＴ１２Ｕ～１２Ｗのゲートはそれぞれ、制御回路２０に電気的に接続されている。 ＭＯＳＦＥＴ１１Ｕ～１１Ｗ及びＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれに流れる電流は、３０Ａ未満であることが好ましい。本実施形態では、ＭＯＳＦＥＴ１１Ｕ～１１Ｗ及びＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれに流れる電流は、１５Ａ程度である。 制御回路２０は、ＭＯＳＦＥＴ１１Ｕ～１１Ｗのゲート及びＭＯＳＦＥＴ１２Ｕ～１２Ｗのゲートにそれぞれ駆動信号を出力する駆動信号出力回路の一例であるドライブ回路２１と、ドライブ回路２１を制御する論理回路２２と、ドライブ回路２１及び論理回路２２のうちの高電位ブロックの駆動電源を生成するブートストラップ回路２３とを有する。制御回路２０は、ＭＯＳＦＥＴ１１Ｕ～１１Ｗ及びＭＯＳＦＥＴ１２Ｕ～１２Ｗのそれぞれに対応したドライブ回路２１、論理回路２２、及びブートストラップ回路２３を有する。 ドライブ回路２１は、高電位側のＭＯＳＦＥ