JP-2026077955-A - 撮像素子

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Abstract

【課題】画素毎の配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像画像に生じるムラを抑える。【解決手段】本発明の一態様は、撮像素子である。撮像素子は、第１方向及び第１方向と交差する第２方向に並んで設けられ、第１画素と第２画素とを含む複数の画素を備える。撮像素子は、第１画素に接続され、第１電圧を供給する第１電源線を備える。撮像素子は、第２画素に接続され、第２電圧を供給する第２電源線を備える。【選択図】図４

Inventors

加藤周太郎
安藤良次
高木徹

Assignees

株式会社ニコン

Dates

Publication Date: 20260513
Application Date: 20260306

Claims (1)

第１方向及び前記第１方向と交差する第２方向に並んで設けられ、第１画素と第２画素とを含む複数の画素と、前記第１画素に接続され、第１電圧を供給する第１電源線と、前記第２画素に接続され、第２電圧を供給する第２電源線と、を備える撮像素子。

Description

本発明は、撮像素子に関する。撮像素子として、例えば、下記の特許文献１に記載された技術があるが、画素毎の配線長の違いに起因して生じるＩＲドロップの影響を抑え、撮像画像に生じるムラを抑えることが望まれている。特開２０１２－１５１６９２号公報本発明の一態様は、撮像素子である。撮像素子は、第１方向及び第１方向と交差する第２方向に並んで設けられ、第１画素と第２画素とを含む複数の画素を備える。撮像素子は、第１画素に接続され、第１電圧を供給する第１電源線を備える。撮像素子は、第２画素に接続され、第２電圧を供給する第２電源線を備える。実施形態に係る撮像素子の全体構成を示す概略図である。実施形態に係る撮像素子の画素の回路構成を示す図である。第１実施形態に係る撮像素子を構成するチップの断面図である。第１実施形態に係る画素ブロックの構成を示す平面図である。第２実施形態に係る撮像素子における電源回路の構成を示す断面図である。第２実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第３実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第４実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第５実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第５実施形態に係る撮像素子における電源回路の構成を示す断面図である。第６実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第７実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第８実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第９実施形態に係る画素ブロックに対する電源回路の配置を示す平面図である。第９実施形態に係る撮像素子における電源回路の構成を示す断面図である。以下、実施形態について図面を参照しながら説明する。図面においては実施形態を説明するため、一部分を大きく又は強調して表すなど適宜縮尺を変更して表現しており、実際の製品とは形状、寸法などが異なる場合がある。図面においては、ＸＹＺ座標系を用いて図中の方向を説明する図がある。このＸＹＺ座標系においては、撮像素子を構成するチップに平行な平面をＸＹ平面とする。このＸＹ平面における一方向をＸ方向（第１方向）と表記し、Ｘ方向に直交する方向をＹ方向（第２方向）と表記する。ＸＹ平面に垂直な方向はＺ方向（第３方向）と表記する。［第１実施形態］第１実施形態について説明する。図１は、撮像素子１Ａの全体構成を示す概略図である。図１に示すように、撮像素子１Ａは、例えば、複数の画素が二次元的に配列されたＣＭＯＳイメージセンサである。撮像素子１Ａは、例えば、デジタルカメラ、デジタルビデオカメラ、撮像機能を有した携帯型情報端末（例、スマートフォン、タブレット、カメラ付き携帯電話）等の撮像部に備えられる。撮像素子１Ａは、撮像部に備えられた結像光学系が形成した像を撮像する。撮像素子１Ａの撮像結果は、例えば、各画素の色ごとの階調値の情報（例、ＲＧＢデータ）を含む。撮像素子１Ａは、例えば、撮像結果をフルカラー画像のデータ形式で出力する。撮像素子１Ａは、画素部２と、回路部４Ａと、を備えている。撮像素子１Ａは、Ｚ方向から見て、例えば矩形状の板状のチップ１１から構成される。チップ１１は、ＸＹ平面に沿って形成されている。チップ１１は、パッド配置領域１２と、画素領域１３と、を有している。パッド配置領域１２は、チップ１１の外周部において、チップ１１の四辺に沿って配置されている。画素領域１３は、パッド配置領域１２の内側に配置されている。画素領域１３は、周囲をパッド配置領域１２に囲まれて配置されている。画素部２は、チップ１１の中央部に配置された画素領域１３に配置されている。画素部２は、複数の画素２０を有している。複数の画素２０は、ＸＹ平面に沿って配置されている。複数の画素２０は、Ｘ方向、及びＹ方向に沿ってマトリクス状に配置されている。詳しくは、複数の画素２０は、Ｘ方向に間隔を空けて又は間隔を空けずに複数列に配置されている。複数の画素２０は、各列において、Ｙ方向に間隔を空けて又は間隔を空けずに複数行に配置されている。図２は、撮像素子１Ａの画素２０の回路構成を示す図である。図２に示すように、各画素２０は、光電変換部２１と、転送部２２と、リセット部２３と、出力部２４と、を機能的に備えている。光電変換部２１は、例えばフォトダイオード２１ｄから構成される。光電変換部２１は、受光した光を光電変換して電荷を生成する。光電変換部２１は、生成した電荷を転送部２２に出力する。転送部２２、リセット部２３、及び出力部２４は、光電変換部２１で生成された電荷（信号）を読み出す読み出し回路を構成する。転送部２２は、例えば転送トランジスタ２２ｔから構成される。光電変換部２１から出力された電荷は、転送部２２と出力部２４とを接続する配線部２５が有する容量（いわゆるフローティングディフュージョン）により蓄積されている。転送部２２は、光電変換部２１から出力され、配線部２５に蓄積された電荷を出力部２４に出力する。転送部２２は、回路部４Ａからの指令信号によって、電荷の出力部２４への出力が制御される。転送部２２は、指令信号が入力されると、配線部２５に蓄積された電荷を出力部２４に出力する。リセット部２３は、例えばリセットトランジスタ２３ｔから構成される。リセット部２３は、配線部２５に蓄積された電荷を電源回路５０Ａに吐き出す。リセット部２３は、撮影を行うたびに、配線部２５に蓄積された電荷を吐き出すことで、画素２０のリセットを行う。出力部２４は、転送部２２によって出力される電荷を、後述する処理部６０に出力する。出力部２４は、電流電圧変換部２６と、選択部２７と、を備えている。電流電圧変換部２６は、ドレイン接地回路（ソースフォロア回路）を構成するゲートトランジスタ２６ｔから構成される。電流電圧変換部２６は、配線部２５に蓄積された電荷に応じた電圧信号を生成する。選択部２７は、選択トランジスタ２７ｔから構成される。選択部２７は、回路部４Ａに設けられた画素電流源から供給される電流により、選択信号がＯＮとなった場合に、電流電圧変換部２６で生成された電圧信号を信号線４１に出力する。なおここで、本実施形態における画素２０は、１つの光電変換部２１（ＰＤ）と、４つのトランジスタ（転送トランジスタ２２ｔ、リセットトランジスタ２３ｔ、ゲートトランジスタ２６ｔ、選択トランジスタ２７ｔ）とを備えているが、これに限られない。画素２０は、光電変換部２１を構成するフォトダイオードの数と、転送部２２，リセット部２３、出力部２４を構成するトランジスタの数は、適宜変更可能である。回路部４Ａは、後に詳述する電源回路５０Ａと、信号線４１と、を主に有している。電源回路５０Ａは、撮像素子１Ａの外部に配置された画素電源から供給される電力（電圧）を各画素２０に供給する。信号線４１は、各画素２０から出力される電圧信号を、処理部６０に送信する。上記したような画素２０は、不図示の撮像素子コントローラの制御により、以下のような動作を順次実行する。まず、撮像前に、光電変換部２１のフォトダイオード２１ｄの電荷をリセットする。これには、リセットトランジスタ２３ｔ、及び転送トランジスタ２２ｔをＯＮとし、フォトダイオード２１ｄと電源回路５０Ａとを電気的に接続する。この構成により、フォトダイオード２１ｄに蓄積されている電荷が電源回路５０Ａに吐き出され、リセットされる。次いで、リセットトランジスタ２３ｔ、及び転送トランジスタ２２ｔをＯＦＦに切り替える。この構成により、フォトダイオード２１ｄで露光が開始される。フォトダイオード２１ｄは、照射された光を電荷に変換して蓄積する。所定の露光時間が経過した後、転送トランジスタ２２ｔをＯＮに切り替える。その結果、フォトダイオード２１ｄに蓄積された電荷が配線部２５に転送される。撮像素子コントローラ（図示無し）は、複数の画素２０に対し、所定の読み出し順序で電圧信号の読み出しを順次行う。当該画素２０の選択トランジスタ２７ｔの選択信号がＯＮとなった場合、電流電圧変換部２６のゲートトランジスタ２６ｔで、配線部２５に蓄積された電荷に応じた電圧信号が生成される。生成された電圧信号は、選択部２７の選択トランジスタ２７ｔを介して信号線４１に出力される。図３は、撮像素子１Ａを構成するチップ１１の断面図である。上記したような回路構成を有する撮像素子１Ａのチップ１１は、積層構造を有している。撮像素子１Ａのチップ１１は、第１層１１０と、第１層１１０上に積層された第２層１２０と、を有している。第１層１１０、第２層１２０は、それぞれ、ＸＹ平面に沿って配置されている。第１層１１０と第２層１２０とは、Ｚ方向に積層されている。第１層１１０と、第２層１２０とは、個別に製造される。第１層１１０と、第２層１２０とは、互いに、接合パッド１５によって貼り合わされる。第１層１１０には、画素部２が形成されている。第１層１１０は、基板層１０１ａと、配線層１０１ｂと、を有している。基板層１０１ａは、基板本体１１１と、遮光メタル１１４と、カラーフィルタ１１２と、レンズ１１３と、を有している。基板本体１１１は、ＸＹ平面に沿って配置され、Ｚ方向に所定の厚さを有している。基板本体１１１は、主にシリコン材料から形成されている。基板本体１１１には、半導体からなり、光電変換部２１を構成するフォトダイオード２１ｄが埋設されている。フォトダイオード２１ｄは、Ｘ方向、Ｙ方向にそれぞれ間隔を空けて配列されている。Ｘ方向、Ｙ方向で互いに隣り合うフォトダイオード２１ｄの間には、基板本体１１１を形成するシリコン材料が介在している。遮光メタル１１４は、基板本体１１１のＺ方向一方側の表面１１１ｆを覆うように配置されている。遮光メタル１１４は、ＸＹ平面内で互いに隣り合う画素２０のフォトダイオード２１ｄに対し、Ｚ方向で対向する位置に開口１１４ａを有している。遮光メタル１１４は、ＸＹ方向で互いに隣り合う画素２０の開口１１４ａ同士の間を塞ぐ格子１１４ｃを有している。カラーフィルタ１１２は、遮光メタル１１ｒに対し、Ｚ方向一方側に積層されて配置されている。カラーフィルタ１１２は、赤い光を透過するＲフィルタ、緑の光を透過するＧフィルタ、及び青の光を透過するＢフィルタが所定の配列で配置されている。Ｒフィルタ、Ｇフィルタ、Ｂフィルタのそれぞれは、遮光メタル１１４の開口１１４ａを覆うように、遮光メタル１１４に対してＺ方向一方側に配置されている。レンズ１１３は、Ｒフィルタ、Ｇフィルタ、Ｂフィルタのそれぞれを覆うように、カラーフィルタ１１２に対してＺ方向一方側に配置されている。配線層１０１ｂは、Ｚ方向に所定の厚さを有して形成された絶縁体１１７中に、デジタル回路を構成する配線や素子が埋設されている。絶縁体１１７中に埋設される配線や素子としては、例えば、上記転送トランジスタ２２ｔ、配線部２５、リセットトランジスタ２３ｔ、ゲートトランジスタ２６ｔ、選択トランジスタ２７ｔ、電源回路５０Ａが挙げられる。第２層１２０には、アナログ回路を構成する配線や素子が埋設されている。第２層１２０に埋設される配線や素子としては、例えば、後述する信号線４１、処理部６０としてのＡＤＣ（アナログ－デジタルコンバーター）、画素電流源６１が挙げられる。図４は、画素ブロック２００の構成を示す平面図である。上記したような画素２０を備える画素部２は、複数の画素ブロック２００を有している。図４に示すように、各画素ブロック２００は、Ｘ方向、及びＹ方向のそれぞれで並ぶ複数個の画素２０から構成されている。例えば、本実施形態において、一つの画素ブロック２００は、Ｘ方向に４個、Ｙ方向に４個、合計１６個の画素２０から構成されている。電源回路５０Ａは、画素電源から供給される電圧