JP-2026077975-A - 位相補間回路

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Abstract

【課題】位相補間の線形性が改善されたスケーラブルＩＮＶ型位相補間回路を提供する。【解決手段】本開示の位相補間回路は、位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路である。スライス回路６０Ｅｍは、セレクタ６１と、セレクタ６１から出力された信号が入力されるゲートを有するＰＭＯＳトランジスタ６２と、セレクタ６１から出力された信号が入力されるゲートを有するＮＭＯＳトランジスタ６３と、第１電流源としてのＰＭＯＳトランジスタ６４と、第２電流源としてのＮＭＯＳトランジスタ６５とを備えている。【選択図】図１５

Inventors

石田智大
久保俊一

Assignees

ザインエレクトロニクス株式会社

Dates

Publication Date: 20260513
Application Date: 20260309

Claims (2)

位相が互いに異なる複数の入力信号のうちから選択した何れかの信号に応じた電流信号を出力端から出力する複数のスライス回路を含む電流制御部を備え、複数の入力信号に基づいて位相を補間した信号を出力するスケーラブルＩＮＶ型位相補間回路であって、前記複数のスライス回路それぞれは、選択信号に基づいて前記複数の入力信号のうちから何れかの信号を選択して出力するセレクタと、前記セレクタから出力された信号が入力されるゲートと、高電位供給端と接続されたソースと、ドレインと、を有するＰＭＯＳトランジスタと、前記セレクタから出力された信号が入力されるゲートと、低電位供給端と接続されたソースと、ドレインと、を有するＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのドレインと前記出力端との間に設けられた第１電流源と、前記ＮＭＯＳトランジスタのドレインと前記出力端との間に設けられた第２電流源と、を含み、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとが互いに接続されている、位相補間回路。
前記電流制御部の前記複数のスライス回路から出力される電流信号の総和に応じて充放電される容量部を含み、その容量部の蓄積電荷量に応じた電圧信号を出力するフィルタと、前記フィルタから出力された電圧信号を波形整形して、その波形整形後の信号を出力する波形整形部と、を更に備える請求項１に記載の位相補間回路。

Description

本発明は、スケーラブルＩＮＶ型位相補間回路に関するものである。位相補間回路は、位相が互いに異なる複数（多くの場合は２つ）の信号を入力し、これらの複数の入力信号に基づいて位相を補間した信号を出力することができる。例えば、位相補間回路は、クロック・データ・リカバリ回路において、データサンプリングのタイミングを示すクロックを作成する回路として用いられ、このクロックの位相を調整することでデータサンプリングのタイミングを調整することができる。また、位相補間回路は、インターリーブ型アナログ-デジタル変換回路やＥＹＥモニタ回路などにおいても用いられる。位相補間回路は、電流モードロジック（ＣＭＬ）型とインバータ（ＩＮＶ）型とに大別される（非特許文献１参照）。ＣＭＬ型位相補間回路と比べると、ＩＮＶ型位相補間回路は、位相補間の線形性が劣る一方で、低電圧源での使用に適しており、低消費電力であって小型であるという利点がある。位相補間回路を含むシステムに応じて何れかの型の位相補間回路が好ましく使用される。例えば、周波数３０ＧＨｚ程度のクロックで動作するレシーバ回路において低消費電力化を実現するには、２０ｎｍ程度より微細な製造プロセスノードが必要になる。製造プロセスが微細であるほど、回路動作時の電源電圧は低くなる。ＣＭＬ型位相補間回路では、低電圧源による電圧のヘッドルーム不足が問題になりやすく、その結果、位相精度が悪化する。したがって、高速動作の場合には、ＩＮＶ型位相補間回路の使用が好ましい。ＩＮＶ型位相補間回路には幾つかの構成があり、位相補間の線形性を改善するための構成が提案されている（非特許文献２参照）。ＩＮＶ型位相補間回路のうちでも現在において広く利用されているものは、インバータに流れる電流の大きさを電流源により制御するスケーラブルＩＮＶ型位相補間回路である。 Satoshi Kumakil, et al., "A O.5V 6-bit Scalable Phase Interpolator," IEEE, pp.1019-1022, (2010).Daniel Junehee Lee, et al., "Architectures and Design Techniques of Digital Time Interpolators," 2018 3rd International Conference on Integrated Circuits and Microsystems, pp.15-20 (2018). 図１は、位相補間回路１の構成を示す図である。図２は、位相補間回路１の電流制御部１０の構成を示す図である。図３は、電流制御部１０のスライス回路６０Ａｍの構成を示す図である。図４は、電流制御部１０のスライス回路６０Ｂｍの構成を示す図である。図５は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。図６は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。図７は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。図８は、電流制御部１０のスライス回路６０Ｂｍの回路構成例を示す図である。図９は、電流制御部１０のスライス回路６０Ｃｍの構成を示す図である。図１０は、電流制御部１０のスライス回路６０Ｄｍの構成を示す図である。図１１は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。図１２は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。図１３は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。図１４は、電流制御部１０のスライス回路６０Ｄｍの回路構成例を示す図である。図１５は、電流制御部１０のスライス回路６０Ｅｍの構成を示す図である。図１６は、位相補間回路１のフィルタ２０の回路構成例を示す図である。図１７は、位相補間回路１のフィルタ２０の他の回路構成例を示す図である。図１８は、位相補間回路１の波形整形部３０の回路構成例を示す図である。図１９は、位相補間回路１のバイアス電圧供給部４０の回路構成例を示す図である。図２０は、位相補間回路２の構成を示す図である。図２１は、比較例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２２は、比較例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２３は、実施例の位相補間回路に８ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２４は、実施例の位相補間回路に３２ＧＨｚの入力信号を入力させたときにフィルタから出力される電圧信号の時間変化を示す図である。図２５は、比較例および実施例それぞれについてＰＩコードと出力位相との関係を示すグラフである。図２６は、ＰＩコードに対して出力位相が理想的な線形性を有する位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。図２７は、比較例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。図２８は、実施例の位相補間回路により位相補間されて出力されたクロックを用いたときに得られたアイダイアグラムを示す図である。以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。図１は、位相補間回路１の構成を示す図である。位相補間回路１は、電流制御部１０、フィルタ２０、波形整形部３０およびバイアス電圧供給部４０を備える。図２は、位相補間回路１の電流制御部１０の構成を示す図である。電流制御部１０は、複数（Ｍ個）のスライス回路６００～６０M-1を含む。Ｍ個のスライス回路６００～６０M-1それぞれは、共通の構成を有し、位相が互いに異なる複数の入力信号を共通に入力するとともに、バイアス電圧ＢＩＡＳｐ，ＢＩＡＳｎをも共通に入力する。各スライス回路６０ｍが入力する位相が互いに異なる入力信号の数は、多くの場合２つである。以降の説明では、各スライス回路６０ｍに２つの入力信号ＩＮ１，ＩＮ２が入力されるものとする。Ｍは２以上の整数であり、ｍは０以上Ｍ未満の整数である。Ｍ個のスライス回路６００～６０M-1のうちの第ｍのスライス回路６０ｍは、選択信号ＳＥＬ<ｍ>を入力する。スライス回路６０ｍは、選択信号ＳＥＬ<ｍ>に基づいて入力信号ＩＮ１，ＩＮ２のうちから何れかの信号を選択して、その選択した信号に応じた電流信号を出力端から出力する。Ｍ個のスライス回路６００～６０M-1の出力端は共通とされており、電流制御部１０は、Ｍ個のスライス回路６００～６０M-1から出力される電流信号の総和を出力する。フィルタ２０は、電流制御部１０から出力される電流信号に応じて充放電される容量部を含み、その容量部の蓄積電荷量に応じた電圧信号を出力する。フィルタ２０の容量部の一端は電流制御部１０の出力端と接続され、容量部の他端は接地電位供給端と接続されている。波形整形部３０は、フィルタ２０から出力された電圧信号を波形整形して、その波形整形後の信号を出力端ＯＵＴから出力する。バイアス電圧供給部４０は、バイアス電圧ＢＩＡＳｐ，ＢＩＡＳｎをＭ個のスライス回路６００～６０M-1に供給する。以下では、電流制御部１０のスライス回路６０ｍの回路構成例について説明する。図３は、電流制御部１０のスライス回路６０Ａｍの構成を示す図である。この図に示されるスライス回路６０Ａｍは、セレクタ６１、ＰＭＯＳトランジスタ６２、ＮＭＯＳトランジスタ６３、ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５を備える。セレクタ６１は、位相が互いに異なる２つの入力信号ＩＮ１，ＩＮ２を入力するとともに、選択信号ＳＥＬ<ｍ>を入力する。セレクタ６１は、選択信号ＳＥＬ<ｍ>に基づいて入力信号ＩＮ１，ＩＮ２のうちから何れかの信号を選択して、その選択した信号をＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれのゲートに与える。ＰＭＯＳトランジスタ６２のソースは、高電位（電源電位）供給端と接続されている。ＰＭＯＳトランジスタ６２のゲートは、セレクタ６１から出力された信号が入力される。ＰＭＯＳトランジスタ６２のドレインは、ＰＭＯＳトランジスタ６４のソースと接続されている。ＮＭＯＳトランジスタ６３のソースは、低電位（接地電位）供給端と接続されている。ＮＭＯＳトランジスタ６３のゲートは、セレクタ６１から出力された信号が入力される。ＮＭＯＳトランジスタ６３のドレインは、ＮＭＯＳトランジスタ６５のソースと接続されている。ＰＭＯＳトランジスタ６２およびＮＭＯＳトランジスタ６３それぞれは、セレクタ６１から出力されてゲートに入力される信号に応じてオン／オフが設定されるスイッチである。セレクタ６１から出力される信号がＨレベルであるとき、ＰＭＯＳトランジスタ６２はオフ状態となり、ＮＭＯＳトランジスタ６３はオン状態となる。逆に、セレクタ６１から出力される信号がＬレベルであるとき、ＰＭＯＳトランジスタ６２はオン状態となり、ＮＭＯＳトランジスタ６３はオフ状態となる。ＰＭＯＳトランジスタ６４およびＮＭＯＳトランジスタ６５それぞれのドレインは、スライス回路６０Ａｍの出力端と接続されている。ＰＭＯＳトランジスタ６４のゲートはバイアス電圧ＢＩＡＳｐが入力される。ＰＭＯＳトランジスタ６４は、ＰＭＯＳトランジスタ６２のドレインと出力端との間に設けられた第１電流源である。ＮＭＯＳトランジスタ６５のゲートはバイアス電圧ＢＩＡＳｎが入力される。ＮＭＯＳトランジスタ６５は、ＮＭＯＳトランジスタ６３のドレインと出力端との間に設けられた第２電流源である。ＰＭＯＳトランジスタ６２がオン状態であってＮＭＯＳトランジスタ６３がオフ状態であるとき、第１電流源としてのＰＭＯＳトランジスタ６４による電流Ｉ１が、電源電位供給端からＰＭＯＳトランジスタ６２，６４を経て出力端へ流れる。逆に、ＰＭＯＳトランジスタ６２がオフ状態であってＮＭＯＳトランジスタ６３がオン状態であるとき、第２電流源としてのＮＭＯＳトランジスタ６５による電流Ｉ２が、出力端からＮＭＯＳトランジスタ６５，６３を経て接地電位供給端へ流れる。各スライス回路６０Ａｍから出力される電流信号が電流Ｉ１（電源電位供給端から出力端への電流）および電流Ｉ２（出力端から接地電位供給端への電流）のうちの何れであるかは、セレクタ６１からの出力信号のレベルに応じたものとなる。電流Ｉ１と電流Ｉ２との間の切り替わりのタイミングは、セレクタ６１からの出力信号のレベル遷移のタイミングとなる。すなわち、各スライス回路６０Ａｍから出力される電流信号（Ｉ１，Ｉ２）は、選択信号ＳＥＬ<ｍ>によって決定される。電流制御部１０からフィルタ２０へ出力される電流信号は、Ｍ個のスライス回路６０Ａ０～６０ＡM-1それぞれから出力される電流信号の総和となる。電流制御部１０から出力される電流信号の位相は、セレクタ６１が入力信号ＩＮ１を選択するスライス回路の個数と、セレクタ６１が入力信号ＩＮ２を選択するスライス回路の個数との比により決定される。すなわち、電流制御部１０から出力される電流信号の位相は、各スライス回路６０Ａｍに入力される選択信号ＳＥＬ<ｍ>に応じたものとなる。そして、位相補間回路１からの出力信号の位相は、電流制御部１０から出力される電流信号がフィルタ２０を通じて得られた電圧信号に応じたものとなる。以上のような位相補間回路１の電流制御部１０において、ＰＭＯＳトランジスタ６２のドレインと