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JP-2026514664-A - フェーズロックループ（ＰＬＬ）における、広範な入力範囲及び量子化ノイズの低減のための単段遅延ペア及びノイズシェーピングを用いた時間－デジタル変換器（ＴＤＣ）

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Abstract

フェーズロックループ（ＰＬＬ）における、広範な入力範囲及び量子化ノイズの低減のための単段遅延ペアを用いた時間－デジタル変換器（ＴＤＣ）と、関連の製造方法とが開示される。詳細な説明において開示される態様には、デバイスの不一致の影響を軽減し、したがってフラクショナルＮのＰＬＬ応用における起こり得るスプリアストーンを回避する単段バーニヤ時間－デジタル変換器（ＴＤＣ）が含まれる。デルタシグマノイズシェーピング段及びリング発振器ベースの粗ＴＤＣと組み合わせることにより、本発明は、分解能、検出範囲、及びＰＬＬロック速度間の良好なトレードオフを実現する。

Inventors

  • ルー，ピン
  • チェン，ミンハン

Assignees

  • マイクロソフト テクノロジー ライセンシング，エルエルシー

Dates

Publication Date
20260513
Application Date
20240414
Priority Date
20230428

Claims (20)

  1. 第１の測定回路（１０４）であって、 期間（ＴＰ）によって時間的に分離されたスタートパルス信号（ＳＴＡＲＴ）及びストップパルス信号（ＳＴＯＰ）を受け取ることと、 前記期間（ＴＰ）内の連続する第１の時間増分（ＴＩ）の整数を決定することと、 前記第１の時間増分（ＴＩ）のうちの１つよりも小さい前記期間（ＴＰ）の時間残余（ＴＲ）を決定することと、 を行うように構成された第１の測定回路（１０４）と、 第２の測定回路（１０８）であって、 前記時間残余（ＴＲ）を以前に累積された残余（ＰＡＲ）に加算して、現在の累積残余（ＣＡＲ）を生成することと、 前記現在の累積残余の大きさが前記第１の時間増分の半分を上回るか否かを示す分数指示子を生成することと、 前記現在の累積残余（ＣＡＲ）の前記大きさが前記第１の時間増分（ＴＩ）の半分を上回ることを前記分数指示子（１０６）が示すことに応答して、前記第１の時間増分（ＴＩ）と前記現在の累積残余（ＣＡＲ）との間の第１の差を含む次の累積残余（ＮＡＲ）を生成することと、 前記現在の累積残余（ＣＡＲ）の前記大きさが前記第１の時間増分（ＴＩ）の半分を下回ることを前記分数指示子（１０６）が示すことに応答して、前記現在の累積残余（ＣＡＲ）を含む前記次の累積残余（ＮＡＲ）を生成することと、 を行うように構成された第２の測定回路（１０８）と、 を備える、時間－デジタル変換器（ＴＤＣ）回路（１０２）。
  2. 前記第１の測定回路が、 第１の遅延回路を備えた第１の遅延フィードバック回路であって、前記第１の遅延回路が、 第１の遅延入力でスタートパルス信号を受け取ることと、 第１の遅延期間の間、前記スタートパルス信号を遅延させて、第１の遅延出力において遅延されたスタートパルス信号を生成することと、 前記第１の遅延出力から前記第１の遅延入力へと前記遅延されたスタートパルス信号をフィードバックすることと、 を行うように構成された、第１の遅延フィードバック回路と、 第２の遅延回路を備えた第２の遅延フィードバック回路であって、前記第２の遅延回路が、 第２の遅延入力でストップパルス信号を受け取ることと、 前記第１の遅延期間よりも短い第２の遅延期間の間、前記ストップパルス信号を遅延させて、第２の遅延出力において遅延されたストップパルス信号を生成することと、 前記第２の遅延出力から前記第２の遅延入力へと前記遅延されたストップパルス信号をフィードバックすることと、 を行うように構成された、第２の遅延フィードバック回路と、 フリップフロップ回路であって、 データ出力と、 前記第１の遅延出力に結合されたデータ入力と、 前記第２の遅延出力に結合されたクロック入力と、 を備えたフリップフロップ回路と、 を備え、 前記期間が、前記スタートパルス信号のリーディングエッジから前記ストップパルス信号のリーディングエッジまでの時間を含み、 前記時間増分が、前記第１の遅延期間と前記第２の遅延期間との間の第２の差を含み、及び 前記期間内の前記第１の時間増分の前記整数が、前記遅延されたストップパルス信号が反復的に前記第２の遅延フィードバック回路を通って前記クロック入力に伝搬したことに応答して、前記遅延されたスタートパルス信号が反復的に前記第１の遅延フィードバック回路を通って伝搬し、前記フリップフロップ回路の前記データ入力から前記データ出力にクロックされる回数を含む、請求項１に記載のＴＤＣ回路。
  3. 前記遅延されたストップパルス信号が前記第２の遅延フィードバック回路内の前記第２の遅延回路を通って伝搬するたびに反復回数をインクリメントさせることと、 前記遅延されたスタートパルス信号が前記フリップフロップ回路の前記データ入力で受け取られる前に、前記遅延されたストップパルス信号が前記フリップフロップ回路の前記クロック入力で受け取られたことに応答して、前記反復回数に基づいて前記整数を生成することと、 を行うように構成されたカウンタ回路をさらに備える、請求項２に記載のＴＤＣ回路。
  4. 第１の残余出力と、 第２の残余出力と、 をさらに備え、 前記整数の生成に応答して、前記フリップフロップ回路の前記クロック入力において前記遅延されたストップパルス信号が受け取られたときから、前記フリップフロップ回路の前記データ入力において前記遅延されたスタートパルス信号が受け取られたときまでの時間に基づいて、前記時間残余が生成され、及び 前記時間残余が、前記第１の残余出力における第１の残余信号と、前記第２の残余出力における第２の残余信号との間の時間である、 請求項３に記載のＴＤＣ回路。
  5. 較正モードにおいて、 較正パルス信号を受け取ることと、 前記第１の遅延期間の第１の反復回数と前記第２の遅延期間の第２の反復回数の差がオフセット遅延を上回るか否か決定することと、 前記第１の遅延期間の前記第１の反復回数と前記第２の遅延期間の前記第２の反復回数の前記差が前記オフセット遅延を上回ることに応答して、前記第２の遅延期間を調整することと、 を行うように構成された較正回路をさらに備える、請求項２～４のいずれか一項に記載のＴＤＣ回路。
  6. 前記第１の遅延回路を通る前記較正パルス信号の前記第１の反復回数をカウントしたことに応答して、第１の較正パルスを生成するように構成された第１の較正カウンタと、 前記第１の第２の回路を通る前記較正パルス信号の前記第２の反復回数をカウントしたことに応答して、第２の較正パルスを生成するように構成された第２の較正カウンタと、 比較回路であって、 前記第１の較正パルス及び前記第２の較正パルスを受け取ることと、 前記第１の較正パルス及び前記第２の較正パルスが前記オフセット遅延分よりも時間的に長く分離されたことに応答して、前記第２の遅延期間を調整するための調整信号を生成することと、 を行うように構成された比較回路と、 をさらに備える、請求項５に記載のＴＤＣ回路。
  7. 前記第２の測定回路が、 第１の残余入力と、 第２の残余入力と、 時間加算回路であって、 前記第１の残余入力における第１の残余信号と、前記第２の残余入力における第２の残余信号との間の時間として、前記第１の測定回路から前記時間残余を受け取ることと、 前記時間残余を前記以前に累積された残余に加算することと、 第１の加算器出力における第１の和信号と、第２の加算器出力における第２の和信号との間の時間として前記現在の累積残余を生成することと、 を行うように構成された時間加算回路と、 アナログ－デジタル変換器（ＡＤＣ）回路であって、 前記第１の加算器出力及び前記第２の加算器出力に結合することと、 前記現在の累積残余の大きさが前記第１の時間増分の半分を上回るか否かを示す前記分数指示子を生成することと、 を行うように構成されたアナログ－デジタル変換器（ＡＤＣ）回路と、 デジタル－アナログ変換器（ＤＡＣ）回路であって、 前記第１の加算器出力及び前記第２の加算器出力に結合することと、 前記現在の累積残余の前記大きさが前記第１の時間増分の半分を上回ることを前記分数指示子が示すことに応答して、前記第１の遅延期間及び前記第２の遅延期間の一方の分だけ前記第１の和信号を遅延させ、並びに前記第１の遅延期間及び前記第２の遅延期間の他方の分だけ前記第２の和信号を遅延させることと、 前記現在の累積残余の前記大きさが前記第１の時間増分の半分を下回ることを前記分数指示子が示すことに応答して、前記第１の遅延期間及び前記第２の遅延期間のうちの同じ一方の分だけ前記第１の和信号及び前記第２の和信号の両方を遅延させることと、 を行うように構成されたデジタル－アナログ変換器（ＤＡＣ）回路と、 を備える、請求項１～６のいずれか一項に記載のＴＤＣ回路。
  8. 前記分数指示子が前記現在の累積残余の極性を示す、請求項１～７のいずれか一項に記載のＴＤＣ回路。
  9. 前記時間加算回路が、 第１のコンデンサ、第２のコンデンサ、及び放電回路を含み、 前記時間残余を前記以前に累積された残余に加算するように構成された前記時間加算回路が、 前記第１のコンデンサにおける第１の電圧を電源電圧から低減された第１の電圧に低下させるために、前記時間残余に等しい時間の間、前記第１のコンデンサを放電することと、 前記以前に累積された残余が正の値を有することに応答して、前記低減された第１の電圧をさらに低下させるために、前記以前に累積された残余に等しい時間の間、前記第１のコンデンサをさらに放電することと、 前記以前に累積された残余が負の値を有することに応答して、前記第２のコンデンサにおける第２の電圧を前記電源電圧から低減された第２の電圧に低下させるために、前記以前に累積された残余に等しい時間の間、前記第２のコンデンサを放電することと、 を行うように構成された前記放電回路を含み、及び 前記低減された第１の電圧と前記低減された第２の電圧との間の電圧差に基づいて、前記現在の累積残余を決定する、請求項７又は８に記載のＴＤＣ回路。
  10. 前記放電回路がさらに、前記低減された第１の電圧から前記第１のコンデンサを放電し、及び前記低減された第２の電圧から前記第２のコンデンサを放電することと、 前記第１のコンデンサにおける前記第１の電圧が閾値電圧を有することに応答して、前記第１の和信号を生成するために第１の和フリップフロップをアクティブ化することと、 前記第２のコンデンサにおける前記第２の電圧が前記閾値電圧を有することに応答して、前記第２の和信号を生成するために第２の和フリップフロップをアクティブ化することと、を行うように構成される、請求項９に記載のＴＤＣ回路。
  11. 前記ＡＤＣ回路が、 前記第１の遅延期間分だけ前記第１の和信号を遅延させて、遅延された第１の和信号を生成するように構成された第３の遅延回路と、 第３の遅延期間分だけ前記第２の和信号を遅延させて、遅延された第２の和信号を生成するように構成された第４の遅延回路と、 第２のフリップフロップ回路であって、 前記遅延された第１の和信号を受け取るように構成された第２のデータ入力と、 前記遅延された第２の和信号を受け取るように構成された第２のクロック入力と、 第２のデータ出力と、 を備えた第２のフリップフロップ回路と、 を備え、 前記第１の遅延期間及び前記第３の遅延期間が、前記第１の時間増分の半分だけ異なり、 前記現在の累積残余が前記第１の遅延期間と前記第３の遅延期間との間の差よりも大きいことに応答して、前記遅延された第１の和信号が前記第２のデータ出力に伝搬され、並びに 前記第２のフリップフロップ回路の前記第２のデータ出力上で、１ビットの前記分数指示子が生成される、 請求項７～１０のいずれか一項に記載のＴＤＣ回路。
  12. 前記ＤＡＣ回路が、 前記第１の遅延期間分だけ前記第１の和信号を遅延させて、第１の遅延された第１の和信号を生成するように構成された第５の遅延回路と、 前記第２の遅延期間分だけ前記第１の和信号を遅延させて、第２の遅延された第１の和信号を生成するように構成された第６の遅延回路と、 前記分数指示子に基づいて、第１のマルチプレクサ出力に伝搬するための前記第１の遅延された第１の和信号又は前記第２の遅延された第１の和信号を選択するように構成された第１のマルチプレクサと、 前記第１の遅延期間分だけ前記第２の和信号を遅延させて、第１の遅延された第２の和信号を生成するように構成された第７の遅延回路と、 前記第２の遅延期間分だけ前記第２の和信号を遅延させて、第２の遅延された第２の和信号を生成するように構成された第８の遅延回路と、 前記分数指示子に基づいて、第２のマルチプレクサ出力に伝搬するための前記第１の遅延された第２の和信号又は前記第２の遅延された第２の和信号を選択するように構成された第２のマルチプレクサと、 を備え、並びに 前記第１のマルチプレクサ出力における前記第１の遅延された第１の和信号及び前記第２の遅延された第１の和信号のうちの選択された一方と、前記第２のマルチプレクサ出力における前記第１の遅延された第２の和信号及び前記第２の遅延された第２の和信号のうちの選択された一方とに基づいて、前記次の累積残余を生成する、請求項７～１１のいずれか一項に記載のＴＤＣ回路。
  13. 前記第１の時間増分が前記第１の遅延期間の５％未満である、請求項１～１２のいずれか一項に記載のＴＤＣ回路。
  14. 前記整数がマルチビットの２進値として生成され、前記分数指示子が２ビットの２進値として生成される、請求項１～１３のいずれか一項に記載のＴＤＣ回路。
  15. 時間－デジタル回路（ＴＤＣ）（１０２）の方法であって、前記方法が、 期間（ＴＰ）によって時間的に分離されたスタートパルス信号（ＳＴＡＲＴ）及びストップパルス信号（ＳＴＯＰ）を受け取ることと、 前記期間（ＴＰ）内の第１の時間増分（ＴＩ）の整数と、前記第１の時間増分（ＴＩ）よりも小さい時間残余（ＴＲ）とを決定することと、 前記時間残余（ＴＲ）を以前に累積された残余（ＰＡＲ）に加算して、現在の累積残余（ＣＡＲ）を生成することと、 前記現在の累積残余（ＣＡＲ）が前記第１の時間増分（ＴＩ）と比べて前記第１の時間増分（ＴＩ）の半分よりも多く異なるか否かを示す分数指示子（１０６）を生成することと、 前記現在の累積残余（ＣＡＲ）が前記第１の時間増分（ＴＩ）と比べて前記第１の時間増分（ＴＩ）の半分よりも多く異なることを前記分数指示子（１０６）が示すことに応答して、前記第１の時間増分（ＴＩ）と前記現在の累積残余（ＣＡＲ）との間の差を含む次の累積残余（ＮＡＲ）を生成することと、 前記現在の累積残余（ＣＡＲ）が前記第１の時間増分（ＴＩ）と比べて前記第１の時間増分（ＴＩ）の半分よりも少なく異なることを前記分数指示子（１０６）が示すことに応答して、前記現在の累積残余（ＣＡＲ）に基づいて前記次の累積残余（ＮＡＲ）を生成することと、 を含む、方法。
  16. 第１の遅延回路の第１の遅延入力で前記スタートパルス信号を受け取ることと、 第１の遅延期間の間、前記スタートパルス信号を遅延させて、前記第１の遅延回路の第１の遅延出力において遅延されたスタートパルス信号を生成することと、 前記第１の遅延出力から前記第１の遅延入力へと前記遅延されたスタートパルス信号をフィードバックすることと、 第２の遅延回路の第２の遅延入力で前記ストップパルス信号を受け取ることと、 前記第１の遅延期間よりも短い第２の遅延期間の間、前記ストップパルス信号を遅延させて、前記第２の遅延回路の第２の遅延出力において遅延されたストップパルス信号を生成することと、 前記第２の遅延出力から前記第２の遅延入力へと前記遅延されたストップパルス信号をフィードバックすることと、 フリップフロップ回路のデータ入力において前記遅延されたスタートパルス信号を受け取ることと、 前記フリップフロップ回路のクロック入力において前記遅延されたストップパルス信号を受け取ることと、 をさらに含み、 前記期間が、前記スタートパルス信号の開始から前記ストップパルス信号の開始までの時間を含み、 前記時間増分が、前記第１の遅延期間と前記第２の遅延期間との間の差を含み、及び 前記期間内の前記第１の時間増分の前記整数が、前記遅延されたストップパルス信号が反復的に前記第２の遅延回路を通って前記クロック入力に伝搬したことに応答して、前記遅延されたスタートパルス信号が反復的に前記第１の遅延回路を通って前記フリップフロップ回路のデータ出力に伝搬する回数を含む、請求項１５に記載の方法。
  17. 較正モードにおいて、 較正パルス信号を受け取ることと、 前記第１の遅延期間の第１の反復回数と前記第２の遅延期間の第２の反復回数の差がオフセット遅延を上回るか否か決定することと、 前記第１の遅延期間の前記第１の反復回数と前記第２の遅延期間の前記第２の反復回数の前記差が前記オフセット遅延を上回ることに応答して、前記第２の遅延期間を調整することと、 をさらに含む、請求項１６に記載の方法。
  18. 第１の残余信号から第２の残余信号までの時間として、前記時間残余を受け取ることと、 前記時間残余を前記以前に累積された残余に加算することと、 第１の和信号から第２の和信号までの時間として前記現在の累積残余を生成することと、 前記現在の累積残余に基づいて、前記現在の累積残余の大きさが前記第１の時間増分の半分を上回るか否かを示す前記分数指示子を生成することと、 前記現在の累積残余の前記大きさが前記第１の時間増分の半分を上回ることを前記分数指示子が示すことに応答して、前記第１の遅延期間及び前記第２の遅延期間の一方の分だけ前記第１の和信号を遅延させ、並びに前記第１の遅延期間及び前記第２の遅延期間の他方の分だけ前記第２の和信号を遅延させることと、 前記現在の累積残余の前記大きさが前記第１の時間増分の半分を下回ることを前記分数指示子が示すことに応答して、前記第１の遅延期間及び前記第２の遅延期間のうちの同じ一方の分だけ前記第１の和信号及び前記第２の和信号の両方を遅延させることと、 をさらに含む、請求項１５～１７のいずれか一項に記載の方法。
  19. 前記時間残余を前記以前に累積された残余に加算することが、 前記第１のコンデンサにおける第１の電圧を電源電圧から低減された第１の電圧に低下させるために、前記時間残余に等しい時間の間、前記第１のコンデンサを放電することと、 前記以前に累積された残余が正の符号を有することに応答して、前記低減された第１の電圧をさらに低下させるために、前記以前に累積された残余に等しい時間の間、前記第１のコンデンサをさらに放電することと、 前記以前に累積された残余が負の符号を有することに応答して、前記第２のコンデンサにおける第２の電圧を前記電源電圧から低減された第２の電圧に低下させるために、前記以前に累積された残余に等しい時間の間、前記第２のコンデンサを放電することと、 を含むことと、 前記低減された第１の電圧と前記低減された第２の電圧との間の電圧差に基づいて、前記現在の累積残余を決定することと、 をさらに含む、請求項１８に記載の方法。
  20. デジタル制御発振器（ＤＣＯ）（２０２）と、 ループフィルタ回路（２１２）と、 除算回路（２０４）と、 時間－デジタル（ＴＤＣ）システム（２０８）であって、 粗ＴＤＣ回路（１２７）と、 微細ＴＤＣ回路（１０２）であって、 期間（ＴＰ）によって時間的に分離されたスタートパルス信号（ＳＴＡＲＴ）及びストップパルス信号（ＳＴＯＰ）を受け取ることと、 前記期間（ＴＰ）内の連続する第１の時間増分（ＴＩ）の整数を決定することと、 前記第１の時間増分（ＴＩ）のうちの１つよりも小さい前記期間（ＴＰ）の時間残余（ＴＲ）を決定することと、 を行うように構成された第１の測定回路（１０４）と、 前記時間残余（ＴＲ）を以前に累積された残余（ＰＡＲ）に加算して、現在の累積残余（ＣＡＲ）を生成することと、 前記現在の累積残余（ＣＡＲ）の大きさが前記第１の時間増分（ＴＩ）の半分を上回るか否かを示す分数指示子（１０６）を生成することと、 前記現在の累積残余（ＣＡＲ）の前記大きさが前記第１の時間増分（ＴＩ）の半分を上回ることを前記分数指示子（１０６）が示すことに応答して、前記第１の時間増分（ＴＩ）と前記現在の累積残余（ＮＡＲ）との間の差を含む次の累積残余（ＮＡＲ）を生成することと、 前記現在の累積残余（ＣＡＲ）の前記大きさが前記第１の時間増分（ＴＩ）の半分を下回ることを前記分数指示子（１０６）が示すことに応答して、前記現在の累積残余（ＣＡＲ）を含む前記次の累積残余（ＮＡＲ）を生成することと、 を行うように構成された第２の測定回路（１０８）と、 を備えた、微細ＴＤＣ回路（１０２）と、 を備えた、時間－デジタル（ＴＤＣ）システム（２０８）と、 範囲決定回路（１１２）であって、 前記期間（ＴＰ）が期間範囲内にあるか否かを決定することと、 前記期間（ＴＰ）が前記期間範囲内の最大期間を超えると決定したことに応答して、前記粗ＴＤＣ回路（１２７）において、前記期間（ＴＰ）に対応した前記整数（１３２）を生成することと、 前記期間（ＴＰ）が前記期間範囲内にあると決定したことに応答して、前記微細ＴＤＣ（１０２）において、前記期間に対応した前記整数（１２５）を生成することと、 を行うように構成された範囲決定回路（１１２）と、 を備える、フェーズロックループ（ＰＬＬ）回路（２００）。

Description

Ｉ．開示の分野 [0001] 本開示の技術は、一般にフェーズロックループに関するものであり、特に高速ロック及び低ノイズを提供する時間－デジタル変換器に関するものである。 ＩＩ．背景 [0002] フェーズロックループ（ＰＬＬ）は、一貫して望ましい周波数で発振し、可能な限り低ノイズの信号を生成するために広く使用されている。例えば、ＰＬＬは、有線若しくは無線通信用のキャリア信号、又は集積回路内のデジタル論理回路をクロックするためのシステムクロックを生成するために用いられ得る。集積回路（ＩＣ）製造の進歩により可能となったフィーチャサイズが小さくなるにつれ、デジタルＰＬＬ（ＤＰＬＬ）を使用するメリットが大きくなる。ＤＰＬＬにおいて、生成される出力信号の品質に大きな影響を与え得るコンポーネントの１つが、時間－デジタル変換器（ＴＤＣ）回路である。ＰＬＬにおいて、ＴＤＣ回路は、生成された出力信号と参照信号との間の位相差に関連する期間によって分離された２つの信号（例えば、立ち上がりエッジ）を受け取る。ＴＤＣ回路は、出力信号を生成するデジタル制御発振器の制御を調整するために使用される整数に期間を変換する。 [0003] ＤＰＬＬの目的は、一貫して出力信号の位相を参照信号の位相の近くに維持することであるため、より小さな変化を検出するために、時間差を細かい増分で（例えば、より高い分解能で）測定することが望ましい。一方、ＤＰＬＬに対して最初に電源を投入したときに、出力信号及び参照信号の位相は、大きく離れている場合がある。非常に小さな増分で長時間測定することは、かなりの量の回路を必要とする場合があり、これは、ＩＣ上で、面積を占有し、電力を消費する。ＤＰＬＬが出力信号と参照信号との間の位相差を決定できない場合、電源投入時に出力信号を参照信号に同期させるためにはるかに長い時間がかかり得る。したがって、この点について、回路を縮小できるように、時間測定の増分のサイズを大きくすることが望ましい。 [0004] 従来のバーニヤＴＤＣは、２つの遅延回路列を使用して時間差を測定するが、所与の入力範囲に必要とされる段の数は、分解能と共に増加する。また、遅延段の遅延が、例えばプロセス変動により一貫性がない場合は、出力信号において、ノイズ（例えば、スプリアストーン）が生成され得る。回路の数を減らし、一貫性がない遅延を回避するための別の選択肢は、フィードバック法で使用される単一の遅延段を含む単段バーニヤＴＤＣである。しかしながら、単段遅延の遅延時間は、相反する要件である、ＴＤＣ回路の入力範囲及び分解能の両方に影響を与える。したがって、分解能を犠牲にすることなく広範な検出範囲を有するＴＤＣ回路が望まれている。 図面の簡単な説明 [0010]例示的な時間－デジタル（ＴＤＣ）システムのブロック図であり、期間内の時間増分の数を決定するための第１の測定回路と、ＰＬＬにおける量子化ノイズを低減するために、残余を累積し、及び時間増分の分数の指示子を生成する第２の測定回路と、を有する例示的なＴＤＣ回路を含む。 [0011]期間内の時間増分の数を決定するための第１の測定回路と、ＰＬＬにおける量子化ノイズを低減するために、残余を累積し、及び時間増分の分数の指示子を生成する第２の測定回路と、を有する図１の例示的なＴＤＣ回路を含むフェーズロックループ（ＰＬＬ）の一例を示すブロック図である。 [0012]期間内の時間増分の数を決定し、残余を累積し、及び時間増分の分数の指示子を生成する、図１の例示的なＴＤＣ回路の方法のフローチャートである。 [0013]期間内の時間増分の数を決定し、及び第２の測定回路に時間残余を提供するための、図１のＴＤＣ内の第１の測定回路の詳細を説明する論理回路図である。 [0014]参照クロックの２つの参照サイクルの一例における図４の第１の測定回路の動作を示すタイミング図である。 [0015]第１の測定回路からの残余を以前に累積された残余に加算し、より高い分解能のために分数指示子を生成し、及び次の累積残余を計算するための、図１のＴＤＣ内の第２の測定回路の詳細を示す論理回路図である。 [0016]第１の測定回路からの残余を以前に累積された残余に加算するためのアナログ加算回路を示す論理図である。 [0017]図１のＴＤＣ回路において、第１の測定回路からの時間残余を以前に累積された残余に加算して現在の累積残余を生成することと、現在の累積残余が時間増分の分数を上回る場合に、現在の累積残余から時間増分を減算して、次の累積残余を生成することと、を示すタイミング図である。 [0018]図４の第１の測定回路のタイミング分解能を較正するための較正回路の論理回路図である。 [0019]較正プロセス中の図８の較正回路の信号を示すタイミング図である。 [0020]図１、図４、図６Ａ、及び図６Ｂに示されるようなＴＤＣシステム内のＴＤＣ回路を含むＰＬＬを含み得る例示的なプロセッサベースのシステムのブロック図である。 詳細な説明 [0021] これより、図面を参照して、本開示のいくつかの例示的な態様を説明する。本明細書では、「例示的」という言葉は、「例、事例、又は例証として機能すること」を意味するために使用される。本明細書において「例示的」と記載されたいかなる態様も、他の態様よりも好ましい又は有利であると必ずしも解釈されるべきではない。 [0022] 詳細な説明において開示される態様には、フェーズロックループ（ＰＬＬ）における広範な入力範囲及び量子化ノイズの低減のための単段バーニヤ時間－デジタル変換器（ＴＤＣ）が含まれる。スプリアストーンが低い高速ロックＤＰＬＬの方法も開示される。 [0023] この点について、図１は、集積回路チップ１０１内の例示的な時間－デジタル（ＴＤＣ）システム１００のブロック図であり、集積回路チップ１０１は、スタートパルス信号ＳＴＡＲＴとストップパルス信号ＳＴＯＰとの間の期間ＴＰ内の整数個の時間増分ＴＩを示す整数１０６を決定するための第１の測定回路１０４を有する例示的なＴＤＣ回路１０２を含む。スタートパルス信号ＳＴＡＲＴとストップパルス信号ＳＴＯＰとの間の期間ＴＰは、参照クロックＣＲＥＦとフィードバッククロックＣＦＢとの間の期間ＴＰと等しい。しかしながら、以下で説明するように、参照クロックＣＲＥＦがフィードバッククロックＣＦＢに対して先行又は遅延し得る場合でも、スタートパルス信号ＳＴＡＲＴは、ストップパルス信号ＳＴＯＰに先行する。 [0024] 第１の測定回路１０４は、期間ＴＰの残りの部分である時間残余ＴＲを生成し、時間残余ＴＲは時間増分ＴＩよりも小さい。一例では、ＴＰ＝Ｎ（ＴＩ）＋ＴＲであり、Ｎは整数１０６である。時間残余ＴＲは、残り時間と呼ばれることもある。ＴＤＣ回路１０２は、時間残余ＴＲと以前に累積された残余ＰＡＲ（ここでは、図示せず）の和に基づいて、現在の累積残余ＣＡＲ（図示せず）が時間増分ＴＩの分数を超えるか否かを示す分数指示子１１０を生成する第２の測定回路１０８も含む。 [0025] 図１のＴＤＣシステム１００をさらに詳細に説明する前に、図２を参照して、ＴＤＣシステム１００が用いられ得るフェーズロックループ（ＰＬＬ）２００の一例をまず説明する。ＴＤＣ回路１０２の第１の測定回路１０４及び第２の測定回路１０８は、図４～７を参照してさらに詳細に説明される。 [0026] 図２のＰＬＬ２００は、ＴＤＣ回路１０２を含むＴＤＣシステム１００が用いられ得る一例である。ＰＬＬ２００は、出力周波数ＦＯＵＴで発振する出力クロック信号ＣＯＵＴを生成するデジタル制御発振器（ＤＣＯ）２０２を含む。出力クロック信号ＣＯＵＴは、例えば、有線若しくは無線通信用のキャリア信号であってもよく、又はＩＣチップ１０１のデジタル論理回路におけるシステムクロックであってもよい。このような用途のために、出力クロック信号ＣＯＵＴは、最小限のノイズで、一貫した位相及び周波数を有することが望ましい。位相及び周波数の一貫性を向上させるために、ＰＬＬ２００は、出力クロック信号ＣＯＵＴと比較するために、例えば水晶発振器又は他の信頼性が高く、一貫したソースからのものであり得る参照クロック信号ＣＲＥＦを受け取る。出力周波数ＦＯＵＴは、参照クロック信号ＣＲＥＦの参照周波数ＦＲＥＦとは異なり得る。例えば、出力周波数ＦＯＵＴは、参照周波数ＦＲＥＦの倍数Ｘであり得る。ＰＬＬ２００は、出力クロック信号ＣＯＵＴの出力周波数ＦＯＵＴをＸで除算して、参照クロック信号ＣＲＥＦと比較するために、フィードバック周波数ＦＦＢを有するフィードバッククロック信号ＣＦＢを生成する除算回路２０４を含む。 [0027] 一部の例では、倍数Ｘは、整数ではないが、除算回路２０４は、整数による除算のみが可能なマルチモジュラス除算器（ＭＭＤ）であり得る。Ｘと、最も近い整数の不一致は、出力クロック信号ＣＯＵＴにおいて大きなノイズを生じさせるため、非整数倍数の平均を取得するために、ディザリング回路（図示せず）を使用して、除算回路２０４の整数の除数を２つ以上の整数値の間で（例えば、平均１０．６５の場合、１０と１１との間で）トグルしてもよい。このタイプのディザリング回路は、ディザリング回路を持たないＰＬＬに比べて、周波数の精度を向上させるが、出力クロック信号ＣＯＵＴにノイズを発生させ続ける。図１のＴＤＣシステム１００及びＴＤＣ回路１０２も含むＰＬＬは、ディザリング回路が除算回路に結合されているか否かに関わらず、量子化ノイズを、それが効果的にフィルタリングされ得るＰＬＬの帯域幅の外に押し出すことによって、出力クロック信号ＣＯＵＴのノイズを低減する。 [0028] 図２をさらに参照して、ＰＬＬ２００は、スタートパルス信号ＳＴＡＲＴ及びストップパルス信号ＳＴＯＰとして、除算回路２０４から直接的に参照クロック信号ＣＲＥＦ及びフィードバッククロック信号ＣＦＢを受け取り得る。一部の例では、ＰＬＬ２００は、ＴＤＣ２０８に加えて、位相周波数検出器（ＰＦＤ）２０６を含む。ＴＤＣ２０８は、ＴＤＣ回路１０２を含む、図１のＴＤＣシステム１００であってもよい。ＰＦＤ２０６を含む例では、ＰＦＤ２０６は、参照クロック信号ＣＲＥＦ及びフィードバッククロック信号ＣＦＢを受け取り、フィードバッククロック信号ＣＦＢの位相を参照クロック信号ＣＲＥＦの位相と比較し、位相差を期間ＴＰとして示すスタートパルス信号ＳＴＡＲＴ及びストップパルス信号ＳＴＯＰを生成する。一例として、ＰＦＤ２０６は、リーディングエッジが、位相差に対応した期間ＴＰによって時間的に分離されるように、リーディングエッジを有するパルス（例えば、電圧のステップ）としてスタートパルス信号ＳＴＡＲＴを生成し、及びリーディングエッジを有するストップパルス信号ＳＴＯＰを生成する。ＴＤＣ２０８は、期間ＴＰの定量化である整数２１０を生成する。整数２１０は、期間ＴＰ内の時間増分の数を示し、正又は負であり得る。整数２１０は、参照クロック信号ＣＲＥＦのサイクルごとに変化する可能性があり、ループフィルタ２１２によってフィルタリングされる。ループフィルタ２１２は、出力クロックＣＯＵＴの周波数ＦＯＵＴを制御するために、フィルタリングされた制御信号２１４をＤＣＯ２０２に提供する。整数２１０は、参照クロックＣＲＥＦに対するフィードバッククロックＣＦＢの時間／位相オフセットに基づいており、位相を互いにより近づけ、最終的に、参照クロック信号ＣＲＥＦの位相及びフィードバッククロック信号Ｃ