JP-2026514695-A - 中間誘電体絶縁層を有する相補型電界効果トランジスタのための改善された材料及び方法

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Abstract

本開示の実施形態は、特に半導体デバイスＣＦＥＴ、及び、欠陥を実質的に含まないチャネル層と、中間犠牲層の除去中の材料損失から保護されるリリース層とを有する完全に歪んだ超格子構造を有するこのようなデバイスを製造する方法を、有利に提供する。本明細書に記載のＣＦＥＴは、基板上の垂直積層超格子構造を備え、垂直積層超格子構造は、基板上の第１のｈＧＡＡ構造、第１のｈＧＡＡ構造の上面の中間犠牲層、シリコンゲルマニウム（ＳｉＧｅ）を含む中間犠牲層、及び犠牲層の上面の第２のｈＧＡＡ構造を備える。第１のｈＧＡＡと第２のｈＧＡＡの各々は、シリコン（Ｓｉ）を含むナノシートチャネル層と、シリコンゲルマニウム（ＳｉＧｅ）を含むナノシートリリース層との交互層を含む。中間犠牲層及びナノシートリリース層は、同じ又は実質的に同じゲラニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を含み得る。【選択図】図１８

Inventors

リン，サン－クエイ
スブラマニアン，プラディープケー．

Assignees

アプライドマテリアルズインコーポレイテッド

Dates

Publication Date: 20260513
Application Date: 20240905
Priority Date: 20230907

Claims (20)

半導体デバイスを形成する方法であって、該方法は、基板上に垂直に積層された超格子構造を、前記基板上に第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、前記第１のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること、前記第１のｈＧＡＡ構造の上面に中間犠牲層を形成すること、前記中間犠牲層の上面に第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、前記第２のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること、封入材料を堆積させて、前記垂直積層超格子構造内の１つ又は複数のトレンチを充填し、前記垂直積層超格子構造を取り囲むこと、前記封入材料の一部を除去して、前記第２のｈＧＡＡ構造を露出させること、前記第２のｈＧＡＡ構造上に保護ライナーを堆積させること、前記封入材料の一部を除去して、前記中間犠牲層を露出させること、及び前記中間犠牲層を除去すること、によって、形成することを含み、前記第１のｈＧＡＡ構造は前記封入材料によって覆われ、前記第２のｈＧＡＡ構造は、前記中間犠牲層の除去中に前記保護ライナーによって覆われる、方法。
前記封入材料を堆積させて、前記垂直積層超格子構造内の１つ又は複数のトレンチを充填し、前記垂直積層超格子構造を取り囲むことが、スピンオン又は化学気相堆積（ＣＶＤ）炭素間隙充填プロセスを実行することを含む、請求項１に記載の方法。
前記保護ライナーが、ＡｌＯｘ又はＳｉＮの層を含む、請求項１に記載の方法。
前記保護ライナーを堆積させることが、約０．５ｎｍから約４ｎｍの範囲の厚さを有するＡｌＯｘ又はＳｉＮの層を堆積させることを含む、請求項３に記載の方法。
前記中間犠牲層を除去することが、前記中間犠牲層をエッチングすることを含む、請求項１に記載の方法。
前記封入材料及び前記保護ライナーが、前記第１のｈＧＡＡ構造及び前記第２のｈＧＡＡ構造を遮蔽し、エッチング中のナノシートリリース層とナノシートチャネル層との交互層における材料損失を防止する、請求項５に記載の方法。
前記中間犠牲層を除去した後に、前記中間犠牲層を除去することによって形成された少なくともキャビティ内に中間誘電体絶縁（ＭＤＩ）材料を堆積させることと、前記キャビティ内にのみＭＤＩ材料が残るように、堆積された過剰なＭＤＩ材料を除去することと、前記ＭＤＩ材料を高密度化してＭＤＩ層を形成することとをさらに含む、請求項１に記載の方法。
前記ＭＤＩ材料を高密度化した後に、前記封入材料及び前記保護ライナーを除去して、前記第１のｈＧＡＡ構造及び前記第２のｈＧＡＡ構造を露出させることと、選択的エッチングを実行して、前記第１のｈＧＡＡ構造及び前記第２のｈＧＡＡ構造からナノシートリリース層の交互層を除去することとをさらに含む、請求項７に記載の方法。
前記ナノシートチャネル層の交互層はシリコン（Ｓｉ）を含み、前記ナノシートリリース層の交互層はシリコンゲルマニウム（ＳｉＧｅ）を含み、前記中間犠牲層はシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項１に記載の方法。
前記ナノシートリリース層の交互層が、原子ベースで約１０％～約４０％のゲルマニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を含み、前記中間犠牲層が、原子ベースで約１０％～約６５％のゲルマニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項９に記載の方法。
前記ナノシートリリース層の交互層が、原子ベースで約１５％～約３５％のゲルマニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を含み、前記中間犠牲層が、原子ベースで約１５％～約３５％のゲルマニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項１０に記載の方法。
前記ナノシートリリース層の交互層、及び前記中間犠牲層が、同じ材料で製造される、請求項９に記載の方法。
前記ナノシートリリース層の交互層を形成する材料のエッチング選択性が、前記中間犠牲層を形成する材料のエッチング選択性と同じである、請求項１に記載の方法。
前記第１のｈＧＡＡ構造が前記封入材料によって覆われる間に、前記ＭＤＩ材料を堆積させ、堆積された過剰なＭＤＩ材料を除去することにより、前記ＭＤＩ材料を堆積及び除去するための低アスペクト比がもたらされる、請求項７に記載の方法。
前記第１のｈＧＡＡ構造が前記封入材料によって覆われる間、及び前記第２のｈＧＡＡ構造が前記保護ライナーによって覆われる間に、前記ＭＤＩ材料を高密度化することにより、前記ＭＤＩ材料の高密度化が促進される、請求項７に記載の方法。
半導体デバイスを形成する方法であって、該方法は、基板上に垂直に積層された超格子構造を、前記基板上に第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、前記第１のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること、前記第１のｈＧＡＡ構造の上面に中間犠牲層を形成すること、前記犠牲層の上面に第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、前記第２のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること、及び前記中間犠牲層をエッチングすること、によって形成することを含み、前記第１のｈＧＡＡ構造内のナノシートリリース層と前記第２のｈＧＡＡ構造内のナノシートリリース層との交互層、及び前記中間犠牲層が、同じ材料を含み、前記第２のｈＧＡＡ構造は、前記中間犠牲層をエッチングしている間は保護ライナーによって遮蔽され、前記第１のｈＧＡＡ構造は、前記中間犠牲層をエッチングしている間は封入材料によって遮蔽され、前記中間犠牲層をエッチングすることにより、前記第１のｈＧＡＡ構造及び前記第２のｈＧＡＡ構造におけるナノシートリリース層の交互層において材料損失が生じない、方法。
前記封入材料が炭素であり、かつスピンオン又は化学気相堆積（ＣＶＤ）炭素間隙充填プロセスを使用して前記第１のｈＧＡＡ構造上に堆積される、請求項１６に記載の方法。
前記保護ライナーが、ＡｌＯｘ又はＳｉＮの層を含む、請求項１６に記載の方法。
前記ナノシートチャネル層の交互層がシリコン（Ｓｉ）を含み、前記ナノシートリリース層の交互層がシリコンゲルマニウム（ＳｉＧｅ）を含み、前記中間犠牲層がシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項１６に記載の方法。
前記ナノシートリリース層の交互層、及び前記中間犠牲層が、同じゲルマニウム含有量を有するシリコンゲルマニウム（ＳｉＧｅ）を個別に含む、請求項１９に記載の方法。

Description

［０００１］本開示の実施形態は、電子デバイス製造の分野に関し、特にトランジスタに関する。より具体的には、本開示の実施形態は、相補型電界効果トランジスタ（ＣＦＥＴ）、及びそれを形成する方法を対象とする。［０００２］トランジスタは、ほとんどの集積回路において重要な構成要素となっている。トランジスタの駆動電流、したがって速度は、トランジスタのゲート幅に比例するため、高速なトランジスタほど一般に大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度との間にはトレードオフがあり、「フィン（ｆｉｎ）」電界効果トランジスタ（ｆｉｎＦＥＴ）は、最大駆動電流と最小サイズという相反する目標に対処するために開発されてきた。ＦｉｎＦＥＴは、トランジスタの実装面積を著しく増大させずにトランジスタのサイズを大幅に増大できるフィン型チャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴには欠点もある。［０００３］回路密度の向上と高性能化を実現するため、トランジスタデバイスの特徴サイズは縮小し続けており、静電結合を改善し、寄生容量やオフ状態でのリーク電流などの悪影響を低減するためのトランジスタデバイス構造の改良が求められている。トランジスタデバイス構造の例には、平面構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、及びゲートオールアラウンド（ＧＡＡ）構造が含まれる。ＧＡＡデバイス構造は、積層構成で懸架され、ソース／ドレイン領域によって接続された、いくつかの格子整合チャネルを含む。ＧＡＡ構造は、良好な静電制御を提供し、相補型金属酸化物半導体（ＣＭＯＳ）ウエハ製造に幅広く採用することができる。［０００４］ゲートオールアラウンド（ＧＡＡ）技術の一例は、相補型電界効果トランジスタ（ＣＦＥＴ）であり、ｎＦＥＴ及びｐＦＥＴナノワイヤ／ナノシートは、互いの上に垂直に積み重ねられている。ＣＦＥＴトランジスタは、ＧＡＡトランジスタと比較すると、オンチップデバイス密度が増加し、面積消費が減少している。ｎＦＥＴ及びｐＦＥＴをモノリシックに積層する場合、ｎ及びｐの超格子は、処理中に中間犠牲層で連続的に堆積され、中間誘電体絶縁（ＭＤＩ）層に選択的に除去され、置き換えられる。ＭＤＩ層は、下部レベルのＧＡＡを上部レベルのＧＡＡから電気的に絶縁する役割を果たす。［０００５］ＣＦＥＴの各ｎ又はｐの超格子は、チャネル層とリリース層との交互層を含む。リリース層は、典型的には、低濃度のゲルマニウム（Ｇｅ）を有するシリコンゲルマニウム（ＳｉＧｅ）を含む。中間犠牲層とチャネル層との間のエッチングコントラストについては、中間犠牲層は、高濃度のＧｅを有するＳｉＧｅを含む。［０００６］しかしながら、中間犠牲層内にこのような高濃度のＧｅを有する構造を設けると、超格子が緩和され、歪み及び移動度が減少し、駆動電流が減少するため、トランジスタ性能が低下する。更に、比較的高い濃度のＧｅを有する中間犠牲層を設けることにより、エッチングコントラスト及び中間犠牲層の選択的除去がもたらされるが、リリース層内のＳｉＧｅの望ましくない損失が発生し、その結果、リリース層が粗くなり、損傷を受ける。さらに、中間の犠牲層を除去する間、Ｓｉチャネル層は丸みを帯びることができる。その結果、超格子には不均一なプロファイルが設けられ、デバイス性能に悪影響を及ぼし、デバイスのばらつきにつながる。［０００７］したがって、半導体デバイス、特にＣＦＥＴ、及び均一で欠陥がないか又は実質的に欠陥がないチャネル層を有する完全に歪んだ超格子構造を有するそのようなデバイスを製造する方法が必要とされている。半導体デバイス、特にＣＦＥＴ、及び中間犠牲層の除去中に損傷及び損失から保護されるチャネル層及びリリース層を有するこのようなデバイスを製造する方法が、更に必要とされている。［０００８］本開示の一態様は、半導体デバイスを形成する方法を対象とし、当該方法は、基板上に垂直に積層された超格子構造を、基板上に第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、第１のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること；第１のｈＧＡＡ構造の上面に中間犠牲層を形成すること；中間犠牲層の上面に第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、第２のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること；封入材料を堆積させて、垂直積層超格子構造内の１つ又は複数のトレンチを充填し、垂直積層超格子構造を取り囲むこと；封入材料の一部を除去して、第２のｈＧＡＡ構造を露出させること；第２のｈＧＡＡ構造上に保護ライナーを堆積させること；封入材料の一部を除去して、中間犠牲層を露出させること；及び中間犠牲層を除去すること；によって形成することを含み、第１のｈＧＡＡ構造は封入材料によって覆われ、第２のｈＧＡＡ構造は、中間犠牲層の除去中に保護ライナーによって覆われる。［０００９］本開示の別の態様は、半導体デバイスを形成する方法を対象とし、該方法は、基板上に垂直に積層された超格子構造を、基板上に第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、第１のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第１の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること；第１のｈＧＡＡ構造の上面に中間犠牲層を形成すること；犠牲層の上面に第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成することであって、第２のｈＧＡＡ構造は、ナノシートチャネル層とナノシートリリース層との交互層を含む、第２の水平ゲートオールアラウンド（ｈＧＡＡ）構造を形成すること；及び中間犠牲層をエッチングすること；によって形成することを含み、第１のｈＧＡＡ構造内のナノシートリリース層と第２のｈＧＡＡ構造内のナノシートリリース層との交互層、及び中間犠牲層が、同じ材料を含み、第２のｈＧＡＡ構造は、中間犠牲層をエッチングしている間は保護ライナーによって遮蔽され、第１のｈＧＡＡ構造は、中間犠牲層をエッチングしている間は封入材料によって遮蔽され、中間犠牲層をエッチングすることにより、第１のｈＧＡＡ構造及び第２のｈＧＡＡ構造におけるナノシートリリース層の交互層を形成する材料について損失が生じない。［００１０］本開示の上述の特徴を詳細に理解することができるように、上記で簡単に要約された本開示のより具体的な説明は、実施形態を参照することによって得ることができる。そのうちの幾つかの実施形態は添付の図面で例示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しており、それ故、本開示は他の同等に有効な実施形態を認めることができるため、その範囲を限定するものと見なすべきではないことに留意されたい。本明細書に記載の実施形態は、添付図面の図において限定ではなく例として示されており、同様の参照符号は同様の要素を示している。１つ又は複数の実施形態に係る、相補型電界効果トランジスタ（ＣＦＥＴ）を製造する方法のプロセスフロー図を示す。１つ又は複数の実施形態に係る、半導体基板上の垂直に積層された超格子構造の概略断面図を示す。従来技術による、中間誘電体絶縁（ＭＤＩ）層を有するＣＦＥＴを製造するための一連の処理工程を示す。ポストゲートスペーサ堆積後の１つ又は複数の実施形態に係る、垂直方向に積み重ねられた超格子構造の二断面図を示す。中間犠牲層を選択的に除去した後の、所望の垂直方向に積み重ねられた超格子構造を示す。従来の技法による中間犠牲層の選択的除去後の垂直方向に積み重ねられた超格子構造を示す。１つ又は複数の実施形態に係る、ポストゲートスペーサ堆積後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、ソース／ドレインのグローバルエッチング後の垂直方向に積み重ねられた超格子構造の二重断面図を示す。１つ又は複数の実施形態に係る、炭素スピンオン又はＣＶＤ間隙充填及び平坦化プロセスの後の垂直方向に積み重ねられた超格子構造の二重断面図を示す。１つ又は複数の実施形態に係る、上部水平ゲートオールアラウンド（ｈＧＡＡ）構造を露出させるためのカーボンエッチングバックプロセス後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、ゲートの上面及び側面、上部ｈＧＡＡ構造の側面、並びにカーボンスピンオン又はＣＶＤ間隙充填材料の上面を覆う保護ライナーの堆積後の垂直方向に積まれた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、炭素スピンオン又はＣＶＤ間隙充填材料の上面を露出させるために保護ライナーをエッチングした後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、中間犠牲層を露出させるためのカーボン引き戻し処理の後の垂直に積み重ねられた超格子構造の二断面図を示す。１つ又は複数の実施形態に係る、中間犠牲層を除去した後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、中間誘電体絶縁（ＭＤＩ）層材料の堆積後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、ゲートの上面及び側面、上部ｈＧＡＡ構造の側面及び上部ｈＧＡＡ構造のトレンチからＭＤＩ層材料を除去した後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、炭素スピンオン又はＣＶＤ間隙充填から炭素の残部を除去して、下部水平ゲートオールアラウンド（ｈＧＡＡ）構造を露出させた後の垂直積層超格子構造と、ＭＤＩ層を形成するためのＭＤＩ層材料高密度化プロセスの二断面図を示す。１つ又は複数の実施形態に係る、保護ライナーを取り外した後の垂直方向に積み重ねられた超格子構造の断面図を示す。１つ又は複数の実施形態に係る、製造されたＭＤＩ層を有する底部スタックから分離された上部スタックを有するＣＦＥＴの二断面図を示す。［００３０］本開示の幾つかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実践又は実行することができる。［００３１］本書で使用される「約」という用語は、およそ又はほぼを意味し、明記される数値又は範囲に照らして、数値の±１５％以下の変動を意味する。例えば、±１４％、±１３％、±１２％、±１１％、±１０％、±９％、±８％、±７％、±６％、±５％、±４％、±３％、±２％、又は±１％だけ異なる値は、約の定義を満たす。［００３２］「真下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「下方（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「上方（ｕｐｐｅｒ）」などのような空間的に相対的な用語は、説明を容易にするために、図面に示されているある要素又はフィーチャと、別の要素又はフィーチャとの関係を説明するために、ここで使用され得る。空間的に相対的な用語は、図に示されている向きに加えて、使用中又は動作中のデバイスの種々の向きを包含することを意図していることが理解されよう。例えば、図のデバイスが裏返されている場合、他の要素又は特徴の「下に」又は「真下に」として記述されている要素は、それ故、他の要素又は特徴の「上に」配向されることになる。したがって、例示的な用語「下に（ｂｅｌｏｗ）」は、上と下の両方の向きを包含し得る。デバイスは、記載された向き以外に配向されてもよく（９０度回転又は他の配向に回転されてもよい）、本明細書で