JP-2026514696-A - Ｐチャネルに連結されたＮチャネル及びその製造方法

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Abstract

論理デバイス、及び論理デバイスを製造する方法が提供される。半導体論理デバイスは、基板上のｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタであって、ｎチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタに隣接する基板上のｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタと一体化された、ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタを含む。ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタは、シリコンを含む複数の層と、ゲルマニウムを少なくとも２５％含む対応する複数の層とを含む構造を有し、これらの層は、ソース領域とドレイン領域との間に延びる積層ペアで交互に配置されており、ｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタは、５％～１５％の範囲でゲルマニウムを含む複数の層と、ゲルマニウムを少なくとも２５％含む対応する複数の層とを有しており、これらの層は、積層ペアで交互に配置されている。【選択図】図６Ａ

Inventors

ヨン，サイホイ
ハング，スティーブンシー．エイチ．
バスカー，ヴィーララガーヴァンエス．
コロンボー，ベンジャミン
プラナタルティハラン，バラスブラマニアン

Assignees

アプライドマテリアルズインコーポレイテッド

Dates

Publication Date: 20260513
Application Date: 20241011
Priority Date: 20241010

Claims (20)

半導体論理デバイスを形成する方法であって、基板上に第１の超格子構造を形成することであって、前記第１の超格子構造は、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第１の超格子構造を形成することと、前記基板上に第２の超格子構造を形成することであって、前記第２の超格子構造が、５％～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、前記ソース領域と前記ドレイン領域との間に延在する複数の積層ペアに交互に配置された形で含む、形成することと、前記複数の第２の層及び前記複数の第４の層を同時に選択的にエッチングして、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成することと、を含む、方法。
前記複数の第３の層の各々が、５％～１０％の範囲でゲルマニウムを有するシリコンゲルマニウムを含む、請求項１に記載の方法。
前記複数の第２の層の各々が、ゲルマニウムを少なくとも２５％有するシリコンゲルマニウムを含む、請求項１に記載の方法。
前記複数の第４の層の各々が、ゲルマニウムを少なくとも２５％有するシリコンゲルマニウムを含む、請求項１に記載の方法。
前記第２の超格子構造を形成することが、前記複数の第４の層のボトムアップ成長及び前記複数の第３の層のボトムアップ成長を含む、請求項１に記載の方法。
前記第２の超格子構造を形成することが、前記複数の第４の層のボトムアップ成長、及び、ＨＣＬ側壁をエッチバックして前記複数の第３の層を成長させることを含む、請求項１に記載の方法。
前記第２の超格子構造を形成することが、前記複数の第４の層のボトムアップ成長、及び前記複数の第３の層の共形堆積を含む、請求項１に記載の方法。
前記第１の超格子構造上に第１のゲート構造を形成することと、前記第２の超格子構造上に第２のゲート構造を形成することとをさらに含む、請求項１に記載の方法。
前記第１の超格子構造の第１の端部に隣接する前記ソース領域と、前記第１の超格子構造の第２の対向端部に隣接する前記ドレイン領域とを形成することをさらに含む、請求項１に記載の方法。
前記第１のゲート構造及び前記第２のゲート構造の外側側壁に側壁スペーサを形成することをさらに含む、請求項８に記載の方法。
前記半導体論理デバイス上に層間誘電体（ＩＬＤ）層を堆積させることをさらに含む、請求項１０に記載の方法。
前記複数の第２の層を凹ませることと、前記第２の超格子構造から前記複数の第４の層を凹ませることとをさらに含む、請求項８に記載の方法。
前記第１のゲート構造及び前記第２のゲート構造が、独立して、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、及びチタンアルミニウム（ＴｉＡｌ）のうちの１つ又は複数を含む、請求項８に記載の方法。
真空を破壊することなく処理チャンバ内で行われる、請求項１に記載の方法。
前記半導体論理デバイスが、ゲートを周囲全体に備える、請求項１に記載の方法。
基板上のｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタと、前記ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタに隣接する、前記基板上のｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタと、を備える、半導体論理デバイスであって、前記ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタは、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える第１の超格子構造を含み、前記ｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタは、５～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、前記ソース領域と前記ドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える第２の超格子構造を含む、半導体論理デバイス。
前記複数の第３の層の各々が、５％～１０％の範囲でゲルマニウムを有するシリコンゲルマニウムを含む、請求項１６に記載の半導体論理デバイス。
前記複数の第２の層の各々が、ゲルマニウムを少なくとも２５％有するシリコンゲルマニウムを含む、請求項１６に記載の半導体論理デバイス。
前記複数の第４の層の各々が、ゲルマニウムを少なくとも２５％有するシリコンゲルマニウムを含む、請求項１６に記載の半導体論理デバイス。
処理チャンバのコントローラによって実行されると、前記処理チャンバに、以下の動作：基板上に第１の超格子構造を形成することであって、前記第１の超格子構造は、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第１の超格子構造を形成することと、前記基板上に第２の超格子構造を形成することであって、前記第２の超格子構造が、５％～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、前記ソース領域と前記ドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第２の超格子構造を形成することと、複数の第２の層及び複数の第４の層を同時に選択的にエッチングして、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成することと、を行わせる命令を含む、非一時的コンピュータ可読媒体。

Description

［０００１］本開示の実施形態は、電子デバイス、及び電子デバイスを製造するための方法及び装置の分野に関する。より具体的には、本開示の実施形態は、ｐチャネルに連結されたｎチャネルを有する、ゲートオールアラウンドデバイス（ＧＡＡ）、電界効果トランジスタ（ＦｉｎＦＥＴ）、及び相補型電界効果トランジスタ（ＣＦＥＴ）などの論理デバイス及びトランジスタを形成するための方法を提供する。［０００２］集積回路は、単一チップ上に数百万個ものトランジスタ、コンデンサ、及び抵抗器が搭載され得る複雑なデバイスへと進化を遂げている。集積回路の進化の過程において、機能密度（すなわち、チップ面積あたりの相互接続されたデバイスの数）は全体として増加している一方、形状寸法サイズ（すなわち、製造プロセスを使用して作製されうる最小の構成要素（又はライン）は減少している。［０００３］トランジスタは、ほとんどの集積回路において重要な構成要素となっている。トランジスタの駆動電流、したがって速度は、トランジスタのゲート幅に比例するため、高速なトランジスタほど一般に大きなゲート幅が必要となる。そのため、トランジスタのサイズと速度との間にはトレードオフがあり、「フィン（ｆｉｎ）」電界効果トランジスタ（ｆｉｎＦＥＴ）は、最大駆動電流と最小サイズという相反する目標に対処するために開発されてきた。ＦｉｎＦＥＴは、トランジスタの実装面積を著しく増大させずにトランジスタのサイズを大幅に増大できるフィン型チャネル領域を特徴とし、現在多くの集積回路に適用されている。しかし、ＦｉｎＦＥＴにはそれ自体の欠点がある。［０００４］回路密度の向上と高性能化を実現するため、トランジスタデバイスの特徴サイズは縮小し続けており、静電結合を改善し、寄生容量やオフ状態でのリーク電流などの悪影響を低減するためのトランジスタデバイス構造の改良が求められている。トランジスタデバイス構造の例には、平面構造、フィン電界効果トランジスタ（ＦｉｎＦＥＴ）構造、及びゲートオールアラウンド（ＧＡＡ）構造が含まれる。［０００５］ＧＡＡデバイス構造は、積層構成で懸架され、ソース／ドレイン領域によって接続された、いくつかの格子整合チャネルを含む。ＧＡＡ構造は、良好な静電制御を提供し、相補型金属酸化物半導体（ＣＭＯＳ）ウエハ製造に幅広く採用することができる。ポスト高誘電率（ＨＫ）窒化は、ＣＭＯＳ等価酸化膜厚（ＥＯＴ）スケーリングの魅力的な特徴の１つであり、高性能トランジスタを可能にする。しかしながら、ＨＫ後窒化は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）トランジスタのエンドオブライン（ＥＯＬ）負のバイアス温度不安定性（ＮＢＴＩ）を劣化させ、ＥＯＴスケーリングゲインとのトレードオフをもたらす。［０００６］したがって、当該技術分野では、性能信頼性を低下させることなく、ＲＯ性能を向上させたＭＯＳＥＯＴスケーリングを可能にする論理デバイスが必要とされている。さらに、当該技術分野では、論理デバイスを形成するための方法及び装置が必要とされている。［０００７］本開示の１つ又は複数の実施形態は、半導体論理デバイスを形成する方法を対象とする。１つ又は複数の実施形態では、半導体論理デバイスを形成する方法は、基板上に第１の超格子構造を形成することであって、第１の超格子構造は、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第１の超格子構造を形成することと；基板上に第２の超格子構造を形成することであって、第２の超格子構造が、５％～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアに交互に配置された形で含む、形成することと；複数の第２の層及び複数の第４の層を同時に選択的にエッチングして、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成することと、を含む。［０００８］本開示の更なる実施形態は、半導体ロジックデバイスを対象とする。一実施形態では、半導体論理デバイスは、基板上のｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタと；ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタに隣接する、基板上のｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタと；を備え、ｎチャネルゲートオールアラウンド（ｎ－ＧＡＡ）電界効果トランジスタは、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える第１の超格子構造を含み、ｐチャネルゲートオールアラウンド（ｐ－ＧＡＡ）電界効果トランジスタは、５～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える第２の超格子構造を含む。［０００９］本開示の更なる実施形態は、命令を含む非一時的コンピュータ可読媒体を対象としており、当該非一時的コンピュータ可読媒体は、処理チャンバのコントローラによって実行されると、前記処理チャンバに、以下の動作：基板上に第１の超格子構造を形成することであって、前記第１の超格子構造は、シリコンを含む複数の第１の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第２の層とを、ソース領域とドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第１の超格子構造を形成することと、前記基板上に第２の超格子構造を形成することであって、前記第２の超格子構造が、５％～１５％の範囲でゲルマニウムを含む複数の第３の層と、ゲルマニウムを少なくとも２５％含む対応する複数の第４の層とを、前記ソース領域と前記ドレイン領域との間に延在する複数の積層ペアで交互に配置された形で備える、第２の超格子構造を形成することと、複数の第２の層及び複数の第４の層を同時に選択的にエッチングして、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成することと、を行わせる命令を含む。［００１０］上記に記載した本開示の特徴を詳しく理解しうるように、上記で簡単に要約した本開示のより詳細な説明が、実施形態を参照することによって得られ、一部の実施形態は付随する図面に示されている。しかしながら、添付の図面は、本開示の典型的な実施形態のみを示しており、それ故、本開示は他の同等に有効な実施形態を認めることができるため、その範囲を限定するものと見なすべきではないことに留意されたい。本明細書に記載の実施形態は、例示のために図示されており、添付図面の図には限定されず、図面では類似の参照符号が類似の要素を示している。本明細書に記載された１つ又は複数の実施形態に係る方法のプロセスフロー図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係るデバイスの断面図を示す。１つ又は複数の実施形態に係る、例示的なマルチチャンバ処理システムの概略上面図である。［００２４］理解を容易にするために、可能な場合には、図に共通する同一の要素を指し示すのに同一の参照番号を使用した。図は縮尺どおりには描かれておらず、分かりやすくするために簡略化されることがある。一実施形態の要素及び特徴は、さらなる記載がなくとも、他の実施形態に有益に組み込まれ得る。［００２５］本開示のいくつかの例示的な実施形態を説明する前に、本開示は、以下の説明に記載される構成又はプロセスステップの詳細に限定されないことを理解されたい。本開示は、他の実施形態が可能であり、様々な方法で実践又は実行することができる。［００２６］本明細書で使用される「約」という用語は、およそ又はほぼ意味し、明記される数値又は範囲に照らして、数値の±１５％以下の変動を意味する。例えば、±１４％、±１０％、±５％、±２％、±１％、±０．５％、又は±０．１％だけ異なる値は、約の定義を満たす。［００２７］「下に（ｂｅｎｅａｔｈ）」、「下に（ｂｅｌｏｗ）」、「下に（ｌｏｗｅｒ）」、「上に（ａｂｏｖｅ）」、「上に（ｕｐｐｅｒ）」などの空間的に相対的な用語は、説明を容易にするために、１つの要素と他の要素との関係を説明するために、又は図に示されるように、本明細書で使用され得る。空間的に相対的な用語は、図に示される向きに加えて、使用中または動作中の半導体デバイスなどのデバイスの異なる向きを包含することが意図されていると理解されよう。例えば、図のデバイスが裏返されている場合、他の要素又はフィーチャの「下に」又は「真下に」あるとして記載されている要素は、他の要素又はフィーチャの「上に」に配向されていることになる。したがって、例示的な用語「下に（ｂｅｌｏｗ）」は、上と下の両方の向きを包含し得る。デバイスは、記載された向き以外に配向されてもよく（９０度回転又は他の配向に回転されてもよい）、本明細書で使用される空間的に相対的な記載は、これに応じて解釈される。［００２８］本明細書及び添付の特許請求の範囲において使用される「基板」又は「ウエハ」という用語は、プロセスが作用する表面又は表面の一部分を指す。基板に対して言及がなされるとき、文脈上他のことが明示されない限り、基板の一部のみを指すことがあり得ることも、当業者は理解されたい。さらに、基板上への堆積に対して言及がなされるとき、それは、ベア基板と、１つ若しくは複数の膜又はフィーチャが堆積又は形成された基板との両方を意味し得る。［００２９］本明細書で使用される「基板」は、製造プロセス中に膜処理が実行される基板上に形成された任意の基板又は材料表面を指す。例えば、処理が行われ得る基板表面には、用途に応じて、ケイ素、酸化ケイ素、ストレインドシリコン、シリコンオンインシュレータ（ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ：ＳＯＩ）、炭素がドープされた酸化ケイ素、窒化ケイ素、ドープされたケイ素、ゲルマニウム、ヒ化ガリウム、ガラス、サファイアなどの材料、並びに、金属、金属窒化物、金属合金、及びその他の導電性材料といった、他の任意の材料が含まれる。基板は、半導体ウエハを含むが、それに限定されない。基板には前処理プロセスが施され、基板表面が、研磨、エッチング、還元、酸化、ヒドロキシル化（又はさもなければ化学官能性を付与するためにターゲット化学部分（ｃｈｅｍｉｃａｌｍｏｉｅｔｉｅｓ）を生成又はグラフトする）、アニール、且つ／又はベークされ得る。基板自体の表面で直接膜処理することに加えて、本開示では、開示された任意の膜処理ステップは、以下でより詳細に開示されるように、基板に形成された下層においても実施することができる。そして、「基板表面」という用語は、文脈が示すように、このような下層を含むことが意図されている。ゆえに、例えば、膜／層又は部分的な膜／層が基板表面に堆積された場合、新たに堆積された膜／層の曝露面が基板表面となる。所与の基板表面が何を含むかは、どのような膜が堆積されるか、並びに使用される特定の化学的性質に左右さ