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JP-2026514703-A - 裏側給電用絶縁モジュール

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Abstract

ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部を形成する方法は、基板の浅型トレンチアイソレーション（ＳＴＩ）によって分離された部分に形成された凹部内にプレースホルダを形成することであって、凹部が基板上に形成された層間誘電体（ＩＬＤ）内へと延在し、プレースホルダの各々はキャップ層を介して拡張領域とインターフェース接続する、プレースホルダを形成することと、基板、キャップ層、及びＳＴＩに対してプレースホルダを選択的に除去することと、凹部の底部に選択的キャップ層を形成することと、凹部内で基板を等方エッチングするための基板除去プロセスを実行することと、凹部内の基板及び選択的キャップ層の露出面にスペーサを形成するための共形堆積プロセスを実行することと、凹部内の基板及びＳＴＩの側壁にスペーサを微細加工することと、凹部内のキャップ層を除去するためのキャップ層除去プロセスを実行することと、凹部内に金属コンタクトを形成することと、を含む。 【選択図】図２

Inventors

  • バスカー， ヴィーララガーヴァン エス．
  • コストリニ， グレゴリー
  • パル， アシシュ
  • コロンボー， ベンジャミン
  • プラナタルティハラン， バラスブラマニアン

Assignees

  • アプライド マテリアルズ インコーポレイテッド

Dates

Publication Date
20260513
Application Date
20240610
Priority Date
20230728

Claims (20)

  1. ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部分を形成する方法であって、 基板の浅型トレンチアイソレーション（ＳＴＩ）によって分離された部分に形成された凹部内にプレースホルダを形成するための、プレースホルダ形成プロセスを実行することであって、前記凹部は前記基板上に形成された層間誘電体（ＩＬＤ）内へと延在し、前記プレースホルダの各々はキャップ層を介して拡張領域とインターフェース接続する、プレースホルダ形成プロセスを実行することと、 前記基板、前記キャップ層、及び前記ＳＴＩに対して前記プレースホルダを選択的に除去するための、プレースホルダ除去プロセスを実行することと、 前記凹部の底部に選択的キャップ層を形成するための、選択的堆積プロセスを実行することと、 前記凹部内で前記基板を等方エッチングするための、基板除去プロセスを実行することと、 前記凹部内の前記基板及び前記選択的キャップ層の露出面にスペーサを形成するための、共形堆積プロセスを実行することと、 前記凹部内の前記基板及び前記ＳＴＩの側壁に前記スペーサを微細加工するための、スペーサ微細加工プロセスを実行することと、 前記凹部内の前記キャップ層 を除去するための、キャップ層除去プロセスを実行することと、 前記凹部内に金属コンタクトを形成するための、コンタクトメタライゼーションプロセスを実行することと、 を含む、方法。
  2. 前記プレースホルダが、シリコンゲルマニウム（ＳｉＧｅ）を含み、 前記キャップ層が、シリコン（Ｓｉ）を含み、 前記拡張領域が、低ドープされたシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含み、 前記ＳＴＩが、酸化ケイ素（ＳｉＯ ２ ）を含み、 前記ＩＬＤが、酸化ケイ素（ＳｉＯ ２ ）、酸窒化ケイ素（ＳｉＯＮ）、又は酸化アルミニウム（Ａｌ ２ Ｏ ３ ）を含む、請求項１に記載の方法。
  3. 前記キャップ層は各々、１ｎｍと３０ｎｍとの間の厚さを有する、請求項２に記載の方法。
  4. 前記選択的キャップ層が、窒化ケイ素（Ｓｉ ３ Ｎ ４ ）、酸化ケイ素（ＳｉＯ ２ ）、酸炭化ケイ素（ＳｉＯＣ）、オキシ炭窒化ケイ素（ＳｉＯＣＮ）、又はアモルファスカーボン（ａ－Ｃ）を含む、請求項１に記載の方法。
  5. 前記選択的キャップ層は各々、２ｎｍと３０ｎｍとの間の厚さを有する、請求項４に記載の方法。
  6. 前記スペーサが、酸化ケイ素（ＳｉＯ ２ ）、酸炭化ケイ素（ＳｉＯＣ）、オキシ炭窒化ケイ素（ＳｉＯＣＮ）、又はホウ炭窒化ケイ素（ＳｉＢＣＮ）、又は窒化ケイ素（Ｓｉ ３ Ｎ ４ ）を含む、請求項１に記載の方法。
  7. 前記金属コンタクトが、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、白金（Ｐｔ）、これらの導電性酸化物若しくは窒化物、又はこれらの任意の組み合わせを含む、請求項１に記載の方法。
  8. 前記金属コンタクトを凹化させ、コンタクト凹部を形成するための、コンタクト凹化プロセスを実行することと、 前記コンタクト凹部の各々内にコンタクトキャップ層を形成するための、コンタクトキャップ形成プロセスを実行することと、 を更に含む、請求項１に記載の方法。
  9. 前記スペーサ及び前記コンタクトキャップ層に対して選択的な前記凹部内の前記基板を凹化してＩＬＤ凹部を形成するための、ＩＬＤ凹化プロセスを実行することと、 前記ＩＬＤ凹部内にＩＬＤを形成するための、ＩＬＤ形成プロセスを実行することと、 を更に含む、請求項８に記載の方法。
  10. ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部分を形成する方法であって、 基板の浅型トレンチアイソレーション（ＳＴＩ）によって分離された部分に形成された凹部内にプレースホルダを形成するための、プレースホルダ形成プロセスを実行することであって、前記凹部は前記基板上に形成された層間誘電体（ＩＬＤ）内へと延在し、前記プレースホルダの各々はキャップ層を介して拡張領域とインターフェース接続する、プレースホルダ形成プロセスを実行することと、 前記基板、前記キャップ層、及び前記ＳＴＩに対して前記プレースホルダを選択的に除去するための、プレースホルダ除去プロセスを実行することと、 前記凹部内で前記基板を等方エッチングするための、基板除去プロセスを実行することと、 前記凹部内の前記基板及び前記キャップ層の露出面にスペーサを形成するための、共形堆積プロセスを実行することと、 前記凹部内の前記基板及び前記ＳＴＩの側壁に前記スペーサを微細加工するための、スペーサ微細加工プロセスを実行することと、 前記凹部内の前記キャップ層を除去するための、キャップ層除去プロセスを実行することと、 前記凹部内に金属コンタクトを形成するための、コンタクトメタライゼーションプロセスを実行することと、 を含む、方法。
  11. 前記プレースホルダが、シリコンゲルマニウム（ＳｉＧｅ）を含み、 前記キャップ層が、シリコン（Ｓｉ）を含み、 前記拡張領域が、低ドープされたシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含み、 前記ＳＴＩが、酸化ケイ素（ＳｉＯ ２ ）を含み、 前記ＩＬＤが、酸化ケイ素（ＳｉＯ ２ ）、酸窒化ケイ素（ＳｉＯＮ）、オキシ炭窒化ケイ素（ＳｉＯＣＮ）、又は酸化アルミニウム（Ａｌ ２ Ｏ ３ ）を含む、請求項１０に記載の方法。
  12. 前記キャップ層は各々、２ｎｍと３０ｎｍとの間の厚さを有する、請求項１１に記載の方法。
  13. 前記スペーサが窒化ケイ素（Ｓｉ ３ Ｎ ４ ）を含む、請求項１０に記載の方法。
  14. 前記金属コンタクトが、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、白金（Ｐｔ）、これらの導電性酸化物若しくは窒化物、又はこれらの任意の組み合わせを含む、請求項１０に記載の方法。
  15. 前記金属コンタクトを凹化させ、コンタクト凹部を形成するための、コンタクト凹化プロセスを実行することと、 前記コンタクト凹部の各々内にコンタクトキャップ層を形成するためにコンタクトキャップ形成プロセスを実行することと、 を更に含む、請求項１０に記載の方法。
  16. 前記スペーサ及び前記コンタクトキャップ層に対して選択的な前記凹部内の前記基板を凹化してＩＬＤ凹部を形成するための、ＩＬＤ凹化プロセスを実行することと、 前記ＩＬＤ凹部内にＩＬＤを形成するための、ＩＬＤ形成プロセスを実行することと、 を更に含む、請求項１５に記載の方法。
  17. ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部分を形成する半導体構造であって、 基板上に形成された層間誘電体（ＩＬＤ）に埋め込まれた、第１の方向に延在するチャネル層と、 前記ＩＬＤに埋め込まれた、前記第１の方向に延在する金属ゲートと、 拡張領域及び前記チャネル層の両側のＳ／Ｄエピタキシャル層を介して前記チャネル層に電気的に接続されているソース／ドレイン（Ｓ／Ｄ）コンタクトと、 前記基板内に形成された浅型トレンチアイソレーション（ＳＴＩ）と、 前記ＳＴＩ間に形成された金属コンタクトであって、前記第１の方向に直交する第２の方向に延在し、前記金属コンタクトの各々が、前記Ｓ／Ｄエピタキシャル層のうちの１つに電気的に接続され、かつスペーサによって囲まれている、金属コンタクトと、 前記拡張領域と前記スペーサとの間に形成されたキャップ層と、 を備える、半導体構造。
  18. 前記金属コンタクトが、１０ｎｍから４０ｎｍの間の限界寸法と、前記第２の方向に直交する平面における２０ｎｍから５０ｎｍの間の間隔と、前記第２の方向における１０ｎｍから１００ｎｍの間の深さとを有する、請求項１７に記載の半導体構造。
  19. 前記チャネル層が、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、又はインジウムガリウム亜鉛酸化物（ＩＧＺＯ）を含み、 前記金属ゲートが、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、白金（Ｐｔ）、これらの導電性酸化物若しくは窒化物、又はこれらの任意の組み合わせを含み、 ＩＬＤは、酸化ケイ素（ＳｉＯ ２ ）、酸窒化ケイ素（ＳｉＯＮ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）、又はこれらの任意の組み合わせを含み、 キャップ層はシリコン（Ｓｉ）を含む、請求項１７に記載の半導体構造。
  20. 前記Ｓ／Ｄコンタクトが、タングステン（Ｗ）、ルテニウム（Ｒｕ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、金（Ａｕ）、イリジウム（Ｉｒ）、タンタル（Ｔａ）、白金（Ｐｔ）、これらの導電性酸化物若しくは窒化物、又はこれらの任意の組み合わせを含み、 前記拡張領域が、低ドープされたシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）を含み、 前記Ｓ／Ｄエピタキシャル層は、エピタキシャル成長したシリコンゲルマニウム（ＳｉＧｅ）を含む、請求項１７に記載の半導体構造。

Description

関連出願の相互参照 ［０００１］本出願は、２０２３年７月２８日出願の米国仮特許出願第６３／５２９，６６２号の優先権を主張し、その全体が参照により本明細書に組み込まれる。 ［０００２］本明細書に記載の実施形態は、概して、半導体デバイスの製造に関し、より具体的には、裏側給電用の分離モジュールの形成に関する。 関連技術の説明 ［０００３］従来、チップは、シリコンウエハの表側にトランジスタを備え、それらの上に構築されたデータ信号に電力を供給し、データ信号を送信するすべての配線で構成されている。３ｎｍ未満のスケーリングを可能にする重要な技術の１つは、チップの裏側に電力を供給することを含む。この裏側給電により、電力がチップの裏側に移動する際に、チップの前面の信号と電力線との間で配線リソースを共有する必要がなくなる。裏側の給電により、下層の前面配線からの給電トラックが不要になり、コスト削減につながる。裏側給電はまた、動作電圧Ｖｄｄ及び共通接地電圧Ｖｓｓのためのより広いライン、及び信号を運ぶためのより薄いラインなど、異なる金属層を最適に製造することを可能にする。 ［０００４］しかしながら、裏側給電は、チップの表側のトランジスタの性能に影響を与えることなく、狭い空間内のチップの裏側の絶縁モジュールによって互いに絶縁された電気コンタクトフィーチャをパターニングするなどの新しい課題を生み出す。 ［０００５］したがって、裏側給電におけるこのような課題を克服するための方法が必要とされている。 ［０００６］本開示の実施形態は、ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部を形成する方法を提供する。本方法は、基板の浅型トレンチアイソレーション（ＳＴＩ）によって分離された部分に形成された凹部内にプレースホルダを形成するための、プレースホルダ形成プロセスを実行することであって、凹部が基板上に形成された層間誘電体（ＩＬＤ）内へと延在し、プレースホルダの各々はキャップ層を介して拡張領域とインターフェース接続する、プレースホルダ形成プロセスを実行することと、基板、キャップ層、及びＳＴＩに対してプレースホルダを選択的に除去するための、プレースホルダ除去プロセスを実行することと、凹部の底部に選択的キャップ層を形成するための、選択的堆積プロセスを実行することと、凹部内で基板を等方エッチングするための、基板除去プロセスを実行することと、凹部内の基板及び選択的キャップ層の露出面にスペーサを形成するための、共形堆積プロセスを実行することと、凹部内の基板及びＳＴＩの側壁にスペーサを微細加工する（ｓｃｕｌｐｔ）ための、スペーサ微細加工プロセスを実行することと、凹部内のキャップ層を除去するための、キャップ層除去プロセスを実行することと、凹部内に金属コンタクトを形成するための、コンタクトメタライゼーションプロセスを実行することと、を含む。 ［０００７］本開示の実施形態はまた、ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部を形成する方法を提供する。本方法は、基板の浅型トレンチアイソレーション（ＳＴＩ）によって分離された部分に形成された凹部内にプレースホルダを形成するための、プレースホルダ形成プロセスを実行することであって、凹部が基板上に形成された層間誘電体（ＩＬＤ）内に延在し、プレースホルダの各々はキャップ層を介して拡張領域とインターフェース接続する、プレースホルダ形成プロセスを実行することと、基板、キャップ層、及びＳＴＩに対してプレースホルダを選択的に除去するための、プレースホルダ除去プロセスを実行することと、凹部内で基板を等方エッチングするための、基板除去プロセスを実行することと、凹部内の基板及びキャップ層の露出面にスペーサを形成するための、共形堆積プロセスを実行することと、凹部内の基板及びＳＴＩの側壁にスペーサを微細加工するための、スペーサ微細加工プロセスを実行することと、凹部内のキャップ層を除去するための、キャップ層除去プロセスを実行することと、凹部内に金属コンタクトを形成するための、コンタクトメタライゼーションプロセスを実行することと、を含む。 ［０００８］本開示の実施形態は、ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）の一部を形成する半導体構造を更に提供する。本半導体構造は 、基板上に形成された層間誘電体（ＩＬＤ）に埋め込まれた、第１の方向に延在するチャネル層と、ＩＬＤに埋め込まれた、第１の方向に延在する金属ゲートと、拡張領域及びチャネル層の両側のＳ／Ｄエピタキシャル層を介してチャネル層に電気的に接続されているソース／ドレイン（Ｓ／Ｄ）コンタクトと、基板内に形成された浅型トレンチアイソレーション（ＳＴＩ）と、ＳＴＩ間に形成された金属コンタクトであって、第１の方向に直交する第２の方向に延在し、金属コンタクトの各々が、Ｓ／Ｄエピタキシャル層のうちの１つに電気的に接続され、かつスペーサによって囲まれている、金属コンタクトと、拡張領域とスペーサとの間に形成されたキャップ層と、を含む。 ［０００９］本開示の上述の特徴を詳細に理解できるように、上記で簡単に要約された本開示のより具体的な説明は、実施形態を参照することによって得ることができる。そのうちの幾つかの実施形態は添付の図面で例示されている。しかし、添付の図面は例示的な実施形態のみを示しており、したがって本開示の範囲を限定するとみなすべきではなく、他の等しく有効な実施形態を許容し得ることに留意されたい。 本開示の１つ又は複数の実施形態に係るマルチチャンバ処理システムの概略上面図である。本構造の１つ又は複数の実施形態に係る、ゲートオールアラウンド電界効果トランジスタ（ＧＡＡ ＦＥＴ）を形成し得る半導体構造の一部の等角図である。一実施形態に係る、半導体構造体内にセルトランジスタを形成する方法のプロセスフロー図を示す。図３の方法の様々な状態に対応する半導体構造の一部の等角図である。 ［００１４］理解を容易にするために、複数の図に共通する同一の要素を指し示すのに、可能な場合には、同一の参照番号を使用した。一実施形態の要素及びフィーチャは、さらなる記載がなくとも、他の実施形態に有益に組み込まれ得ることが想定される。図及び以下の説明では、Ｘ軸、Ｙ軸、及びＺ軸を含む直交座標系が使用される。図面中の矢印によって表される方向は、便宜上、正の方向であると仮定される。幾つかの実施形態で開示される要素は、具体的な記述がなくとも、他の実施形態で有益に利用されうると想定される。 ［００１５］本明細書に記載された実施形態は、チップの表側の拡張領域（例えば、ドープされたシリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ））を保護しながら、層間誘電体（ＩＬＤ）によって互いに分離された金属コンタクトをチップの裏側に形成するための方法を提供する。シリコン（Ｓｉ）ウエハを裏側から、拡張領域に対して選択的にパターニングすることは不可能であるため、シリコン（Ｓｉ）ウエハをエッチングする間に、選択的な底層（例えば、窒化ケイ素（Ｓｉ３Ｎ４））が使用される。これらの選択的な底層はまた、シリコン（Ｓｉ）ウエハのエッチング中の任意の損傷から下にある拡張領域を保護する。 ［００１６］図１は、本開示の１つ又は複数の実施形態に係るマルチチャンバ処理システム１００の概略上面図である。処理システム１００は、概して、ファクトリインターフェース１０２、ロードロックチャンバ１０４、１０６、それぞれの移送ロボット１１２、１１４を有する移送チャンバ１０８、１１０、保持チャンバ１１６、１１８、及び処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０を含む。本明細書で詳しく説明するように、処理システム１００内の基板は、処理システム１００の外部の周囲環境（例えば、工場内に存在し得る大気周囲環境）に基板を曝露することなく、様々なチャンバ内で処理され、また、様々なチャンバ間で移送され得る。例えば、基板は、処理システム１００内の基板に対して実行される様々なプロセスの間に、低圧又は真空環境を破壊することなく、低圧（例えば、約３００Ｔｏｒｒ以下）又は真空環境において維持される、様々なチャンバ内で処理され、また、様々なチャンバ間で移送され得る。したがって、処理システム１００は、基板の一部の処理のための統合的解決法を提供することができる。 ［００１７］本明細書で提供される教示に従って適切に修正され得る処理システムの例は、カリフォルニア州サンタクララに所在するＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．から市販されているＥｎｄｕｒａ（登録商標）、Ｐｒｏｄｕｃｅｒ（登録商標）又はＣｅｎｔｕｒａ（登録商標）統合処理システム、又は他の適切な処理システムを含む。他の処理システム（他の製造業者によるものを含む）が、本明細書に記載の態様から利益を得るように適合され得ることが想定される。 ［００１８］図１の図示の例では、ファクトリインターフェース１０２は、基板の移送を容易にするために、ドッキングステーション１３２及びファクトリインターフェースロボット１３４を含む。ドッキングステーション１３２は、一又は複数の前方開口型統一ポッド（ＦＯＵＰ）１３６を受容するように適合される。幾つかの例では、各ファクトリインターフェースロボット１３４は、概して、ファクトリインターフェース１０２からロードロックチャンバ１０４、１０６に基板を移送するように適合されたそれぞれのファクトリインターフェースロボット１３４の一端に配置されたブレード１３８を含む。 ［００１９］ロードロックチャンバ１０４、１０６は、ファクトリインターフェース１０２に連結されたそれぞれのポート１４０、１４２と、移送チャンバ１０８に連結されたそれぞれのポート１４４、１４６とを有する。移送チャンバ１０８は更に、保持チャンバ１１６、１１８に連結されたそれぞれのポート１４８、１５０と、処理チャンバ１２０、１２２に連結されたそれぞれのポート１５２、１５４とを有する。同様に、移送チャンバ１１０は、保持チャンバ１１６、１１８に連結されたそれぞれのポート１５６、１５８と、処理チャンバ１２４、１２６、１２８、１３０に連結されたそれぞれのポート１６０、１６２、１６４、１６６とを有する。ポート１４４、１４６、１４８、１５０、１５２、１５４、１５６、１５８、１６０、１６２、１６４、１６６は、例えば、移送ロボット１１２、１１４によって基板を通過させ、それぞれのチャンバ間にガスが通過するのを防止するためにそれぞれのチャンバ間を密閉するためのスリットバルブを有するスリットバルブ開口部であり得る。 概して、いずれのポートも基板を移送するために開いている。それ以外の場合、ポートは閉じられる。 ［００２０］ロードロックチャンバ１０４、１０６、移送チャンバ１０８、１１０、保持チャンバ１１６、１１８、及び処理チャンバ１２０、１２２、１２４、１２６、１２８、１３０は、ガス及び圧力制御システム（特に図示せず）に流体連結されうる。ガス及び圧力制御システムは、一又は複数のガスポンプ（例えば、ターボポンプ、クライオポンプ、粗引きポンプ）、ガス源、様々なバルブ、及び様々なチャンバに流体連結された導管を含み得る。動作中、ファクトリインターフェースロボット１３４は、基板をＦＯＵＰ１３６からポート１４０又は１４２を介してロードロックチャンバ１０４又は１０６に移送する。次いで、ガス及び圧力制御システムは、ロードロックチャンバ１０４又は１０６をポンプダウンする。ガス及び圧力制御システムは更に、移送チャンバ１０８、１１０及び保持チャンバ１１６、１１８を内部の低圧又は（不活性ガスを含み得る）真空環境に維持する。したがって、ロードロックチャンバ１０４又は１０６のポンプダウンは、例えばファクトリインターフェース１０２の大気環境と移送チャンバ１０８の低圧又は真空環境との間