Search

JP-2026514733-A - 気相ドーピングによる高アスペクト比接合部形成

JP2026514733AJP 2026514733 AJP2026514733 AJP 2026514733AJP-2026514733-A

Abstract

目標領域におけるドーピングが改善された、半導体処理方法及び半導体構造が提供される。方法は、半導体処理チャンバ内に配置された基板を提供することを含み、ここで、一又は複数の未ドープ目標領域が基板上に形成される。方法は、一又は複数の未ドープ目標領域に予洗浄操作を行うことと、一又は複数の未ドープ目標領域上に存在する酸化物の少なくとも一部を除去することとを含む。方法は、一又は複数の未ドープ目標領域を気相ドーパント又はそのラジカルと接触させ、一又は複数の目標領域をドープすることを含む。 【選択図】図４Ｂ

Inventors

  • チェン， チーチュン
  • フィッシュバーン， フレドリック
  • チョン， インス
  • チュー， ツウォミン

Assignees

  • アプライド マテリアルズ インコーポレイテッド

Dates

Publication Date
20260513
Application Date
20240509
Priority Date
20230524

Claims (20)

  1. 半導体処理方法であって、 半導体処理チャンバ内に高アスペクト比半導体構造を提供することであって、前記半導体構造上に一又は複数の未ドープ目標領域が形成される、高アスペクト比半導体構造を提供することと、 前記一又は複数の未ドープ目標領域に予洗浄操作を行い、前記一又は複数の未ドープ目標領域上に存在する酸化物の少なくとも一部を除去することと、 前記一又は複数の未ドープ目標領域を、気相ドーパント又はそのラジカルと接触させることと、 前記一又は複数の目標領域をドープすることとを含む、方法。
  2. 前記半導体処理チャンバ内の温度が約６００℃以上に維持される、請求項１に記載の方法。
  3. 前記目標領域の重量に基づいて、前記予洗浄操作の後に前記目標領域に残る総酸化物の量が約５重量％以下である、請求項１に記載の方法。
  4. 前記目標領域が、前記半導体構造内に位置する凹部内に位置する、請求項１に記載の方法。
  5. 前記目標領域が、１０ｎｍ以下の幅を有するフィーチャ内に位置する、請求項１に記載の方法。
  6. 前記予洗浄操作中及び／又は前記気相ドーパントとの接触中に、前記半導体処理チャンバ内で無酸素雰囲気が維持される、請求項１に記載の方法。
  7. 前記予洗浄操作が、前記半導体処理チャンバ内に統合される、請求項６に記載の方法。
  8. 前記気相ドーパントが、ホスフィン（ＰＨ ３ ）、アルシン（ＡｓＨ ３ ）、窒素、（Ｎ ２ ）、アンモニア（ＮＨ ３ ）、ゲルマン（ＧｅＨ ４ ）、ボラン（ＢＨ ３ ）、ジボラン（Ｂ ２ Ｈ ６ ）、トリメチルガリウム（Ｇａ（ＣＨ ３ ） ３ ）、塩化アルミニウム（ＡｌＣｌ ３ ）、トリメチルアルミニウム（Ｃ ６ Ｈ１ ５ Ａｌ）、これらのラジカル、又はこれらの組み合わせを含む、請求項１に記載の方法。
  9. 前記気相ドーパントが、リン含有ガス、ボラン含有ガス、それらのラジカル、又はそれらの組み合わせである、請求項１に記載の方法。
  10. 前記気相ドーピングの前又は後に、エピタキシャルドーピング堆積又は注入を用いて、前記半導体構造の全部又は一部をドーピングすることをさらに含む、請求項１に記載の方法。
  11. 半導体構造であって、 少なくとも１つのチャネルと、 前記チャネルの端部に配置された接合部であって、前記チャネルに隣接する露出面及び内側端部と、前記露出面に隣接するかあるいは露出面を形成する層とを備え、前記層は、層又は表面に沿った任意の点において前記層の平均ドーピング濃度の約５０％以上であるドーパント濃度を含む、接合部と、 前記露出面が、前記内側端部のドーピングレベルよりも高いドーピングレベルを有し、 前記チャネルが、約５０以上のアスペクト比又は１０ｎｍ未満のフィーチャ幅を有するフィーチャに隣接して配置され、又は前記少なくとも１つのチャネルが、前記半導体構造内の凹部内に配置される、半導体構造。
  12. 前記露出面が、約１×１０ １９ 原子／ｃｍ ３ 以上のドーピング濃度を有する、請求項１１に記載の半導体構造。
  13. 前記内側端部が、約１×１０ １８ 原子／ｃｍ ３ 以上のドーピング濃度を有する、請求項１１に記載の半導体構造。
  14. 前記接合部が、前記露出面と前記内側端部との間の接合長さを画定し、前記接合長さが約４０ｎｍ以上である、請求項１１に記載の半導体構造。
  15. 前記接合部が、前記接合部の重量に基づいて、総酸化物の約２重量％以下を含む、請求項１１に記載の半導体構造。
  16. 前記接合部は全ての酸化物を実質的に含まない、請求項１５に記載の半導体構造。
  17. メモリデバイスであって、 第１の方向に延びるビット線と、 前記第１方向とは異なる第２方向に延びる２つ以上のワード線と、 前記第１の方向及び前記第２の方向に直交する方向において隣接するワード線の間に延びる少なくとも１つのチャネルであって、前記ビット線に隣接する第１の端部と、前記第１の端部の反対側の第２の端部とを有する少なくとも１つのチャネルと、 前記チャネルの前記第２の端部に配置された少なくとも１つの接合部と、 前記少なくとも１つの接合部が、約１×１０１８原子／ｃｍ３以上のドーパント濃度を含み、前記接合部が、前記接合部の重量に基づいて、総酸化物の約５重量％以下を含む、メモリデバイス。
  18. 前記メモリデバイスが３Ｄ ＤＲＡＭデバイスを備える、請求項１７に記載のメモリデバイス。
  19. 前記メモリデバイスが４Ｆ ２ デバイスを備え、前記接合部が、約１０ｎｍ以下の幅を有するフィーチャに隣接して配置される、請求項１７に記載のメモリデバイス。
  20. 前記接合部が、露出面から内部端部までの長さが約４０ｎｍ以上である、請求項１７に記載のメモリデバイス。

Description

［０００１］本出願は、２０２３年５月２４日に出願された「ＨＩＧＨ ＡＳＰＥＣＴ ＲＡＴＩＯ ＪＵＮＣＴＩＯＮ ＦＯＲＭＡＴＩＯＮ ＴＨＲＯＵＧＨ ＧＡＳ ＰＨＡＳＥ ＤＯＰＩＮＧ」と題する米国仮特許出願第６３／５０４，１１８号の利益を主張し、その全内容は参照により本明細書に組み込まれる。 ［０００２］本技術は、堆積及び除去プロセス並びにチャンバに関する。より具体的には、本技術は、気相ドーピングによりシリコン材料へのドーピングを強化するシステム及び方法に関する。 ［０００３］集積回路は、基板表面上に複雑なパターンの材料層を生成するプロセスによって可能になる。基板上にパターニングされた材料を作り出すことは、材料を形成し除去するための制御された方法を必要とする。材料特性は、デバイスがどのように動作するかに影響を与える可能性があり、また、膜が互いに対してどのように除去されるかに影響を与える可能性がある。堆積プロセスは、特定の特性を有する膜を生成する。形成される多くの膜は、適切な特性を提供するために、膜の材料特性を調整又は強化するための追加の処理を必要とする。 ［０００４］したがって、高品質デバイス及び構造体の製造に使用することができる、改善されたシステム及び方法が必要とされている。本技術は、これら必要性及びその他の必要性に対処する。 ［０００５］本技術は、概して、半導体処理方法及び構造を対象とする。方法は、半導体処理チャンバ内に高アスペクト比半導体構造を提供することを含み、半導体構造上に一又は複数の未ドープ目標領域が形成される。方法は、一又は複数の未ドープ目標領域に予洗浄操作を行い、一又は複数の未ドープ目標領域上に存在する酸化物の少なくとも一部を除去することとを含む。方法は、一又は複数の未ドープ目標領域を気相ドーパント又はそのラジカルと接触させることと、一又は複数の目標領域をドープすることとを含む。 ［０００６］実施形態では、方法は、半導体処理チャンバ内の温度又は基板の温度が約６００℃以上に維持される場合を含む。より多くの実施形態では、方法は、目標領域が半導体構造内に位置する凹部内に配置される場合、及び／又は目標領域が１０ｎｍ以下の幅を有するフィーチャ内に配置される場合を含む。さらなる実施形態では、目標領域の重量に基づいて、予洗浄操作の後に目標領域に残る総酸化物の約５重量％以下である。追加的に又は代替的に、実施形態では、前洗浄工程を硬化させ、気相ドーパントとの接触中に、半導体処理チャンバ内で無酸素雰囲気が維持される。より多くの実施形態では、予洗浄操作は、半導体処理チャンバ内に統合される。実施形態では、気相ドーパントは、ホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）、窒素、（Ｎ２）、アンモニア（ＮＨ３）、ゲルマン（ＧｅＨ４）、ボラン（ＢＨ３）、ジボラン（Ｂ２Ｈ６）、トリメチルガリウム（Ｇａ（ＣＨ３）３）、塩化アルミニウム（ＡｌＣｌ３）、トリメチルアルミニウム（Ｃ６Ｈ１５Ａｌ）、これらのラジカル、又はこれらの組み合わせを含む。更に、実施形態では、気相ドーパントは、リン含有ガス、ボラン含有ガス、それらのラジカル、又はそれらの組み合わせである。更に、実施形態では、方法は、気相ドーピングの前又は後に、エピタキシャルドーピング堆積又は注入で半導体構造の全部又は一部をドーピングすることを含む。 ［０００７］本技術は、概して、半導体構造を対象とする。構造体は、少なくとも１つのチャネルと、チャネルの端部に配置された接合部であって、チャネルに隣接した露出面及び内側端部を有する接合部とを含む。接合部は、露出面に隣接する層、又は露出面を形成する層を含み、層は、層又は表面に沿った任意の点において、層の平均ドーピング濃度の約５０％以上のドーパント濃度を含む。構造体は、露出面が内側端部のドーピングレベルよりも高いドーピングレベルを有する場合、チャネルが、約５０以上のアスペクト比又は１０ｎｍ未満のフィーチャ幅を有するフィーチャに隣接して配置される場合、又は少なくとも１つのチャネルが半導体構造内の凹部内に配置される場合を含む。 ［０００８］実施形態では、接合部は、露出面が約１×１０１９原子／ｃｍ３以上のドーピング濃度を有する場合を含む。実施形態では、内側端部は、約１×１０１８原子／ｃｍ３以上のドーピング濃度を有する。更に別の実施形態では、接合部は、露出面と内側端部との間の接合長さを画定し、この長さは約４０ｎｍ以上である。さらなる実施形態では、接合部は、接合部の重量に基づいて、総酸化物の約２重量％以下を含む。別の実施形態では、接合部は全ての酸化物を実質的に含まない。 ［０００９］本技術はまた、概して、メモリデバイスも対象とする。メモリデバイスは、第１の方向に延びるビット線と、第１の方向とは異なる第２の方向に延びる２つ以上のワード線と、少なくとも１つのチャネルと、チャネルの第２の端部に配置された少なくとも１つの接合部とを含む。チャネルは、第１の方向及び第２の方向にほぼ直交する方向で隣接するワード線間に延び、ビット線に隣接する第１の端部と、第１の端部とは反対側の第２の端部とを有する。メモリデバイスは、少なくとも１つの接合部が、約１×１０１８原子／ｃｍ３以上のドーパント濃度を含み、接合部の重量に基づいて全酸化物の約５重量％以下を含む場合を含む。 ［００１０］実施形態では、メモリデバイスは、３Ｄ ＤＲＡＭデバイス及び／又は４Ｆ２デバイスである。さらなる実施形態では、接合部は、約１０ｎｍ以下の幅を有するフィーチャに隣接して配置される。更に多くの実施形態では、接合部は、露出面から内部端部までの長さが約４０ｎｍ以上である。 ［００１１］このような技術は、従来の処理方法よりも多数の利点を提供し得る。例えば、本明細書に記載の気相ドーピングは、高アスペクト比接合部のドーピングを提供し得る。加えて、本明細書に記載のプロセス及び方法は、非見通し線（ｎｏｎ ｌｉｎｅ－ｏｆ－ｓｉｇｈｔ）（直線上にない）接合部（例えば、凹型構造）のドーピングを提供し得る。さらに、本明細書に記載のドーピングプロセス及び方法は、高アスペクト比構造又は凹型構造を有する固体ドーピングを利用して達成可能なものよりも高いドーパントレベルを提供し得る。本明細書に記載のプロセス及び方法はまた、追加のエピタキシャル成長及びエッチバック工程を必要とせずに、このようなドーピングレベルを達成することができ、プロセスステップを低減し、高アスペクト比フィーチャへの損傷を防止する。これらおよび他の実施形態は、それらの利点及び特徴の多くとともに、以下の説明及び添付の図と併せてより詳細に説明される。 ［００１２］開示された技術の性質及び利点は、本明細書の残りの部分と図面を参照することによってさらに理解を深めることができる。 本技術の実施形態による、例示的な処理システムの上面図である。本技術の実施形態による例示的なプラズマシステムの概略断面図を示す。本技術の実施形態による半導体処理の例示的な方法の工程を示す。本技術の実施形態による半導体構造の断面図を示す。本技術の実施形態による半導体構造の断面図を示す。本技術の実施形態による半導体構造の断面図を示す。本技術の実施形態による半導体構造の断面図を示す。 ［００１８］幾つかの図面は、概略図として含まれている。図は例示を目的としており、縮尺どおりであると明記されていない限り、縮尺どおりであるとは見なされるべきではないと理解されたい。さらに、概略図として、図面は、理解を助けるために提供されており、現実的な描写に比べてすべての態様又は情報を含まない場合があり、例示を目的として強調された素材を含むことがある。 ［００１９］添付の図面では、類似の構成要素及び／又は特徴は、同じ参照符号を有しうる。更に、同じ種類の様々な構成要素は、類似の構成要素間を区別する文字により、参照符号に従って区別することができる。本明細書で第１の参照符号のみが使用される場合、その説明は、上記文字に関係なく、同じ第１の参照符号を有するいずれの類似の構成要素にも適用されうる。 ［００２０］ＤＲＡＭ業界が平面６Ｆ２方式から４Ｆ２垂直チャネルトランジスタ方式、又は３Ｄ ＤＲＡＭに移行するにつれて、高アスペクト比プロセスの必要性が著しく高まる。加えて、進化しつつあるトランジスタスキームでは、メインチャネルからの一又は複数の凹部を有するデバイスも開発されており、これにより、非見通し線（ｎｏｎ－ｌｉｎｅ－ｏｆ－ｓｉｇｈｔ）（直線上にない）フィーチャが進化している。例えば、３Ｄ ＤＲＡＭ処理中に、窒化ケイ素及び酸化ケイ素などの他の材料がケイ素材料（基板など）と共に高アスペクト比のフィーチャを形成し、フィーチャの下端を形成すると、シリコンチャネルが形成される。その後の処理では、ソース領域及びドレイン領域は、下層のシリコン含有材料をドーピングすることによって形成される。後続の処理により、ソース領域及びドレイン領域にコンタクトが形成されうる。 ［００２１］高アスペクト比構造におけるシリコン含有材料の従来のドーピングは、シリコン含有材料上にドープされたシリコンを選択的にエピタキシャル成長（横方向または垂直方向に配置）、プラズマ注入プロセス、または固相ドーピングプロセス（例えば、ドーパント含有膜の共形堆積とアニール操作でのドライバの後にドーパント含有膜を除去する）によって行うことができる。デバイスの特定の設計に応じて、シリコンはドープされてｐ型又はｎ型シリコンになりうる。エピタキシャル成長したドープされたケイ素又は注入物中のドーパントの一部は、下にあるケイ素含有材料内に移動し、それによって、下にあるケイ素含有材料をドープしうる。しかしながら、デバイスの複雑性及びアスペクト比が増加するにつれて、高品質の構造体に対する需要の高まりと相まって、これらの従来の技術では、適切なドーピング深さ、濃度、及び／又は均一性が提供されない可能性がある。 ［００２２］ 従来技術では、副生成物が構造体の他の部分に堆積し、後続の処理を妨げる可能性がある。このため、副生成物を除去するための中間加工が必要となるか、最終的なデバイスの機能が低下する。具体的には、固相ドーピングが使用される場合、ドライブインアニール後に、特に下にあるチャネルを損傷することなくドーパント含有膜の一部又は全部を除去することは困難であり得る。すなわち、ドープされたケイ素を除去せずに堆積された材料を除去することは、困難であることが明らかになっている。したがって、現在のプロセスは、特に、１０ｎｍ未満の幅を有するチャネル、及び他の高アスペクト比チャネルなどの薄いチャネルでは、チャネルに損傷を与え、電気特性の低下を引き起こすことが多いため、問題がある。注入された又は堆積された材料を完全に除去することが可能であっても、費用がかかり、時間のかかるプロセスであり、無駄なプロセスであり得る。 ［００２３］加えて、既存のプラズマプロセスでは、プラズマ源から目標のドーピング領域までの見通し線が必要である。このことは、中央開孔からチャネルを分離するコーナーや傾斜壁を有する構造（例えば、凹型デバイス）にとって問題となる。例えば、３Ｄ ＤＲＡＭ構造は、垂直に延びる孔と、垂直に延びる孔から水平に凹む複数のチャネルとを有する。したがって、既存のプラズマ技術では、プラズマ源への線形経路がないため、水平チャネル内の領域をドーピングすることができない。 ［００２４］本技術は、驚くべきことに、目標の接合部領域を慎重に前処理し、カスタマイズされた処理条件を利用することによって、気相ドーピングを利用して、高アスペクト比チャネル及び非見通し線接合部領域を正確かつ堅牢にドープし、これらの問題及びその他の問題を克服できることを見出した。すなわち、理論に束縛されることを望むことなく、本技術は、実施形態において、自然酸化物を含む存在する酸