Search

JP-2026515023-A - 低温選択的エピタキシコンタクトアプローチ

JP2026515023AJP 2026515023 AJP2026515023 AJP 2026515023AJP-2026515023-A

Abstract

半導体デバイスおよびその製造方法が提供される。本方法は、ソース／ドレイン特徴の上にドープされた結晶シリコン含有層をエピタキシャル成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン含有層を成長させるステップを含む。トレンチが半導体層に形成され、トレンチはソース／ドレイン特徴を露出させる。本方法は、ドープされた結晶シリコン含有層の上にドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させ、ドープされたシリコン含有アモルファス層の上にドープされていないアモルファスシリコン含有層を成長させるステップをさらに含む。本方法は、シリコン含有結晶性キャッピング層に対して、ドープされたアモルファスシリコン含有層およびドープされていないアモルファスシリコン含有層を選択的に除去するステップをさらに含む。本方法は、シリコン含有結晶性キャッピング層を除去して、ドープされたシリコン含有結晶層を露出させるステップをさらに含む。 【選択図】図３

Inventors

  • レン ヘ
  • ガイア ラマン
  • ヨウ シ
  • ラメシュ プラナヴ
  • ラズカニ ホウサム
  • トーマス ショーン
  • デュベ アビシェーク
  • ナイク メフル ビー
  • スリヴァタナクル ソンクラム サニー

Assignees

  • アプライド マテリアルズ インコーポレイテッド

Dates

Publication Date
20260513
Application Date
20240416
Priority Date
20230428

Claims (20)

  1. ソース／ドレイン特徴の上にドープされた結晶シリコン含有層をエピタキシャル成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン含有層を成長させるステップであって、トレンチが前記半導体層に形成され、前記トレンチが前記ソース／ドレイン特徴を露出させる、ステップと、 前記ドープされた結晶シリコン含有層の上にドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させ、前記ドープされたシリコン含有アモルファス層の上にドープされていないアモルファスシリコン含有層を成長させるステップと、 前記シリコン含有結晶性キャッピング層に対して、前記ドープされたアモルファスシリコン含有層および前記ドープされていないアモルファスシリコン含有層を選択的に除去するステップと、 前記シリコン含有結晶性キャッピング層を除去して、前記ドープされたシリコン含有結晶層を露出させるステップと、 を含む、半導体デバイスを形成する方法。
  2. 前記ドープされたシリコン含有結晶層から金属ケイ素化合物層を形成するステップをさらに含む、請求項１に記載の方法。
  3. 前記トレンチ内に金属充填層を形成するステップをさらに含み、前記金属充填層が前記金属ケイ素化合物層の上に形成される、請求項２に記載の方法。
  4. ドープされた結晶シリコン含有層を前記エピタキシャル成長させるステップ、およびドープされていない結晶シリコン含有キャッピング層を前記エピタキシャル成長させるステップが、前記半導体デバイスの熱バジェット未満の温度で実行される、請求項１に記載の方法。
  5. 前記温度が５００℃以下である、請求項４に記載の方法。
  6. ドープされたシリコン含有結晶層を前記エピタキシャル成長させるステップ、ドープされていない結晶シリコン含有キャッピング層を前記エピタキシャル成長させるステップ、およびドープされたアモルファスシリコン含有層を前記選択的に除去するステップが、処理チャンバの処理領域で実行される、請求項１に記載の方法。
  7. 前記ドープされたアモルファスシリコン含有層を前記選択的に除去するステップが、第２の処理チャンバの第２の処理領域で実行され、前記半導体デバイスが、真空を破ることなく、前記処理領域から前記第２の処理領域に移送される、請求項６に記載の方法。
  8. 前記半導体デバイスの裏側に裏側電源レールを形成するステップをさらに含み、前記裏側電源レールが前記金属充填層と電気的に結合される、請求項３に記載の方法。
  9. ソース／ドレイン特徴の上にドープされた結晶シリコン含有層をエピタキシャル成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン含有層を成長させるステップであって、トレンチが前記半導体層に形成され、前記トレンチが前記ソース／ドレイン特徴を露出させる、ステップであり、前記エピタキシャル成長させるステップが、 高次シラン前駆体ガスおよびｎ型ドーパント前駆体ガスをプロセスチャンバの処理領域に流入させることを含み、前記高次シラン前駆体ガスが化学式Ｓｉ x Ｈ (2x+2) を有し、式中、ｘが２以上である、 ステップと、 ドープされていない結晶シリコン含有キャッピング層を前記ドープされた結晶シリコン含有層の上にエピタキシャル成長させ、ドープされていないアモルファスシリコン含有層を前記ドープされたシリコン含有アモルファス層の上に成長させるステップであって、 前記高次シラン前駆体ガスを前記処理領域に流入させること、 を含む、ステップと、 前記ドープされたアモルファスシリコン含有層および前記ドープされていないアモルファスシリコン含有層を、前記ドープされていない結晶シリコン含有キャッピング層に対して選択的に除去するステップであって、 Ｃｌ 2 、ＧｅＣｌ 2 、ＧｅＣｌ 4 、ＧｅＨ 4 、またはこれらの組合せを含むエッチングガスを流すこと、 を含む、ステップと、 を含む、半導体デバイスを形成する方法。
  10. 前記ドープされていない結晶シリコン含有キャッピング層を除去して、前記ドープされたシリコン含有結晶層を露出させるステップをさらに含む、請求項９に記載の方法。
  11. 前記高次シラン前駆体ガスが、トリシラン、テトラシラン、またはこれらの組合せから選択される、請求項９に記載の方法。
  12. 前記ｎ型ドーパント前駆体ガスが、リン含有前駆体ガス、アンチモン含有前駆体ガス、ヒ素含有前駆体ガス、またはこれらの組合せである、請求項１１に記載の方法。
  13. 前記エッチングガスが、塩化水素（ＨＣｌ）ガスを含まない、請求項１２に記載の方法。
  14. ドープされた結晶シリコン含有層を前記エピタキシャル成長させるステップ、およびドープされていない結晶シリコン含有キャッピング層を前記エピタキシャル成長させるステップが、前記半導体デバイスの熱バジェット未満の温度で実行される、請求項９に記載の方法。
  15. 前記温度が５００℃以下である、請求項１４に記載の方法。
  16. 前記半導体層に形成された前記トレンチが、前記半導体デバイスの裏側に形成される、請求項９に記載の方法。
  17. トレンチが半導体層に形成されたデバイス構造を提供するステップであって、前記トレンチが前記デバイス構造の裏側からソース／ドレイン特徴を露出させ、前記半導体層がデバイス基板の上に形成される、ステップと、 第１のエピタキシャル堆積プロセスを実行して、前記ソース／ドレイン特徴の上にドープされた結晶シリコン層を成長させ、前記半導体層のフィールド領域の上にドープされたアモルファスシリコン層を成長させるステップと、 第２のエピタキシャル堆積プロセスを実行して、前記ドープされた結晶シリコン層の上にドープされていない結晶シリコンキャッピング層を成長させ、前記ドープされたアモルファスシリコン層の上にドープされていないアモルファスシリコン層を成長させるステップと、 選択的エッチングプロセスを実行して、前記ドープされていない結晶シリコンキャッピング層に対して、前記ドープされていないアモルファスシリコン層および前記ドープされたアモルファスシリコン層を除去するステップと、 を含む、 半導体デバイスを形成する方法。
  18. 前記第１のエピタキシャル堆積プロセスが、高次シラン前駆体ガスおよび／またはクロロシラン前駆体ガスを含む堆積ガスとｎ型ドーパント前駆体ガスを含むドーパント前駆体ガスとをプロセスチャンバの処理領域に導入するステップを含み、前記高次シラン前駆体ガスがＳｉ x Ｈ (2x+2) の化学式を有し、式中、ｘが２以上である、請求項１７に記載の方法。
  19. 前記第１のエピタキシャル堆積プロセスの後、かつ前記第２のエピタキシャル堆積プロセスの前に、前記処理領域をパージするステップをさらに含む、請求項１８に記載の方法。
  20. 前記第２のエピタキシャル堆積プロセスが、前記高次シラン前駆体ガスを含む堆積ガスを前記処理領域に導入するステップを含む、請求項１９に記載の方法。

Description

関連出願の相互参照 本出願は、２０２３年４月２８日に出願された米国仮特許出願第６３／４６２，６９５号の利益を主張するものであり、その全体が参照により本明細書に組み込まれる。 本開示は、一般に、半導体デバイスおよび半導体デバイスを製造するための方法の分野に関する。より詳細には、本開示は、エピタキシャルシリコン含有膜の低温選択的堆積に関する。 典型的な選択的エピタキシプロセスは、堆積反応およびエッチング反応を含む。堆積反応により、基板の単結晶表面にはエピタキシャル層が形成され、非単結晶表面、例えば、基板上に堆積させたパターニングされた誘電体層には多結晶および／またはアモルファス層が形成される。エッチング反応により、エピタキシャル層と多結晶および／またはアモルファス層とが異なる速度で除去され、その結果、エピタキシャル材料を堆積させ、多結晶材料および／またはアモルファス材料の堆積を制限あるいはゼロにすることができる、正味の選択的プロセスが提供される。 デバイスの限界寸法が縮小し続けるにつれて、選択的エピタキシャル堆積の方法は、より低い処理温度（例えば、約５００℃以下）を伴う。残念なことに、典型的なエッチングガスは、低い処理温度では、エピタキシャル層と多結晶および／またはアモルファス層との間に適切な選択窓を提供することができない。加えて、現在の周期的な堆積／エッチングプロセスは、複雑であり、維持管理が困難であり、スループットが低い可能性がある。 上記の理由から、より低い温度で実行することができる選択的エピタキシャルプロセスが必要とされている。 本開示は、一般に、半導体デバイスおよび半導体デバイスを製造するための方法の分野に関する。より詳細には、本開示は、エピタキシャルシリコン含有膜の低温選択的堆積に関する。 一態様では、半導体デバイスを形成する方法が提供される。本方法は、ソース／ドレイン特徴の上にドープされた結晶シリコン含有層をエピタキシャル成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン含有層を成長させるステップを含む。トレンチが半導体層に形成され、トレンチはソース／ドレイン特徴を露出させる。本方法は、ドープされた結晶シリコン含有層の上にドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させ、ドープされたシリコン含有アモルファス層の上にドープされていないアモルファスシリコン含有層を成長させるステップをさらに含む。本方法は、シリコン含有結晶性キャッピング層に対して、ドープされたアモルファスシリコン含有層およびドープされていないアモルファスシリコン含有層を選択的に除去するステップをさらに含む。本方法は、シリコン含有結晶性キャッピング層を除去して、ドープされたシリコン含有結晶層を露出させるステップをさらに含む。 実施態様は、以下のうちの１つまたは複数を含むことができる。本方法は、ドープされたシリコン含有結晶層から金属ケイ素化合物層を形成するステップをさらに含む。本方法は、トレンチ内に金属充填層を形成するステップをさらに含み、金属充填層は金属ケイ素化合物層の上に形成される。ドープされた結晶シリコン含有層をエピタキシャル成長させるステップ、およびドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させるステップは、半導体デバイスの熱バジェット未満の温度で実行される。この温度は５００℃以下である。ドープされたシリコン含有結晶層をエピタキシャル成長させるステップ、ドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させるステップ、およびドープされたアモルファスシリコン含有層を選択的に除去するステップは、処理チャンバの処理領域で実行される。ドープされたアモルファスシリコン含有層を選択的に除去するステップは、第２の処理チャンバの第２の処理領域で実行され、半導体デバイスは、真空を破ることなく、処理領域から第２の処理領域に移送される。本方法は、半導体デバイスの裏側に裏側電源レールを形成するステップをさらに含み、裏側電源レールは金属充填層と電気的に結合される。 別の態様では、半導体デバイスを形成する方法が提供される。本方法は、ソース／ドレイン特徴の上にドープされた結晶シリコン含有層をエピタキシャル成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン含有層を成長させるステップを含む。トレンチが半導体層に形成され、トレンチはソース／ドレイン特徴を露出させる。エピタキシャル成長させるステップは、高次シラン前駆体ガスおよびｎ型ドーパント前駆体ガスをプロセスチャンバの処理領域に流入させるステップを含み、高次シラン前駆体ガスは化学式ＳｉxＨ(2x+2)を有し、式中、ｘは２以上である。本方法は、高次シラン前駆体ガスを処理領域に流入させることを含む、ドープされた結晶シリコン含有層の上にドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させ、ドープされたアモルファスシリコン含有層の上にドープされていないアモルファスシリコン含有層を成長させるステップをさらに含む。本方法は、Ｃｌ2、ＧｅＣｌ2、ＧｅＣｌ4、ＧｅＨ4、またはこれらの組合せを含むエッチングガスを流すことを含む、ドープされていない結晶シリコン含有キャッピング層に対して、ドープされたアモルファスシリコン含有層およびドープされていないアモルファスシリコン含有層を選択的に除去するステップをさらに含む。 実施態様は、以下のうちの１つまたは複数を含むことができる。本方法は、ドープされていない結晶シリコン含有キャッピング層を除去して、ドープされたシリコン含有結晶層を露出させるステップをさらに含む。高次シラン前駆体ガスは、トリシラン、テトラシラン、またはこれらの組合せから選択される。ｎ型ドーパント前駆体ガスは、リン含有前駆体ガス、アンチモン含有前駆体ガス、ヒ素含有前駆体ガス、またはこれらの組合せである。エッチングガスは、塩化水素（ＨＣｌ）ガスを含まない。ドープされた結晶シリコン含有層をエピタキシャル成長させるステップ、およびドープされていない結晶シリコン含有キャッピング層をエピタキシャル成長させるステップは、半導体デバイスの熱バジェット未満の温度で実行される。この温度は５００℃以下である。半導体層に形成されるトレンチは、半導体デバイスの裏側に形成される。 さらに別の態様では、半導体デバイスを形成する方法が提供される。本方法は、半導体層にトレンチが形成されたデバイス構造を提供するステップを含む。トレンチは、デバイス構造の裏側からソース／ドレイン特徴を露出させ、半導体層は、デバイス基板の上に形成される。本方法は、第１のエピタキシャル堆積プロセスを実行して、ソース／ドレイン特徴の上にドープされた結晶シリコン層を成長させ、半導体層のフィールド領域の上にドープされたアモルファスシリコン層を成長させるステップをさらに含む。本方法は、第２のエピタキシャル堆積プロセスを実行して、ドープされた結晶シリコン層の上にドープされていない結晶シリコンキャッピング層を成長させ、ドープされたアモルファスシリコン層の上にドープされていないアモルファスシリコン層を成長させるステップをさらに含む。本方法は、選択的エッチングプロセスを実行して、結晶シリコンキャッピング層に対してドープされていないアモルファスシリコン層およびドープされたアモルファスシリコン層を除去するステップをさらに含む。 実施態様は、以下のうちの１つまたは複数を含むことができる。第１のエピタキシャル堆積プロセスは、高次シラン前駆体ガスおよび／またはクロロシラン前駆体ガスを含む堆積ガスとｎ型ドーパント前駆体ガスを含むドーパント前駆体ガスとをプロセスチャンバの処理領域に導入するステップを含み、高次シラン前駆体ガスは、ＳｉxＨ(2x+2)の化学式を有し、式中、ｘは２以上である。本方法は、第１のエピタキシャル堆積プロセスの後、かつ第２のエピタキシャル堆積プロセスの前に、処理領域をパージするステップをさらに含む。第２のエピタキシャル堆積プロセスは、高次シラン前駆体ガスを含む堆積ガスを導入するステップを含む。 別の態様では、非一時的コンピュータ可読媒体は、プロセッサによって実行されると、プロセスに上記の装置および／または方法の動作を実行させる命令が記憶されている。 本開示の上記の特徴を詳細に理解することができるように、上記で簡単に要約した本開示のより具体的な説明は、一部が添付の図面に示されている実施態様を参照することによって得ることができる。しかしながら、添付の図面は、例示的な実施態様のみを示しており、したがって、その範囲を限定するものと見なされるべきではなく、他の等しく有効な実施態様を認め得ることに留意されたい。 本開示の１つまたは複数の実施態様によるマルチチャンバ処理ツールの一例の概略上面図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造するための方法の流れ図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造するための方法の流れ図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。本開示の１つまたは複数の実施態様による、半導体デバイスを製造する一段階の図である。 理解を容易にするために、可能な場合には、図面に共通する同一の要素を示すために同一の参照符号が使用されている。一実施態様の要素および特徴が、さらに説明することなく他の実施態様に有益に組み込まれることが企図されている。 本開示は、一般に、半導体デバイスおよび半導体デバイスを製造するための方法の分野に関する。より詳細には、本開示は、エピタキシャルシリコン含有膜の低温選択的堆積に関する。 電力供給ネットワーク（ＰＤＮ）は、半導体デバイス上の能動デバイスに電力を供給する。従来のＰＤＮは、電源レールを含み、半導体構造の表側を通して電力を供給するように設計されている。例えば、従来の集積回路（ＩＣ）は、積層された配向に構築されており、最下層のトランジスタと、トランジスタへの接続性を提供するためのトランジスタの上方の相互接続と、やはりトランジスタの上方に配置されている電源レールとを有する。ＩＣが縮小し続けるにつれて、電源レールも縮小し、その結果、電源レール間の電圧降下が大きくなり、ＩＣの電力消費が増加する可能性がある。裏側ＰＤＮは、電力を半導体デバイスの裏側に移動させ、これにより信号のみが表側によって搬送されるようにしている。裏側ＰＤＮの製造には、とりわけ、半導体構造の裏側に電源レールを設けることが含まれ、この半導体構造には、半導体構造の表側の相互接続構造（これには電源レールも含まれることがある）に加えて、例えば、ＦｉｎＦＥＴトランジスタが既に含まれている。半導体構造の表側に既に形成されたトランジスタおよび相互接続の存在は、数多くの製造上の課題をもたらし、そのうちの１つが、半導体構造の表側に既に形成されたトランジスタおよび相互接続によってもたらされる熱バジェットの制限である。 従来の選択的エピタキシャル堆積プロセスは、ロジックの裏側コンタクトに対するこれらの熱バジェットの制限によって必要とされる低温（例えば、４５０℃以下）で、選択的エピタキシャル堆積を達成することが困難である。従来