Search

KR-102959691-B1 - PIXEL AND DISPLAY DEVICE HAVING THE SAME

KR102959691B1KR 102959691 B1KR102959691 B1KR 102959691B1KR-102959691-B1

Abstract

본 발명의 일 실시예에 따른 화소는, 발광 소자, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터, 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터, 제3 노드와 데이터 라인 사이에 연결되며, 제1 스캔 신호에 의해 턴-온되는 제2 트랜지스터, 제1 노드와 제2 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제3 트랜지스터, 제1 노드와 초기화 전원 사이에 연결되며, 제3 스캔 신호에 의해 턴-온되는 제4 트랜지스터, 기준 전원과 제3 노드 사이에 연결되며, 제2 스캔 신호에 의해 턴-온되는 제5 트랜지스터, 및 제4 노드와 애노드 초기화 전원 사이에 연결되며, 제4 스캔 신호에 의해 턴-온되는 제8 트랜지스터를 포함한다.

Inventors

  • 강장미
  • 박준현
  • 정민재

Assignees

  • 삼성디스플레이 주식회사

Dates

Publication Date
20260506
Application Date
20211117

Claims (20)

  1. 발광 소자; 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 제1 노드의 전압에 대응하여 상기 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터; 상기 제1 노드에 연결되는 일전극 및 제3 노드에 연결되는 타전극을 포함하는 제1 커패시터; 상기 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터; 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터; 상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터; 기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터; 상기 제2 노드와 제4 노드 사이에 연결되는 제7 트랜지스터; 및 상기 제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터;를 포함하는 화소.
  2. 제1 항에 있어서, 상기 제1 전원과 상기 제1 트랜지스터의 일전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터;를 더 포함하는 화소.
  3. 제2 항에 있어서, 상기 제5 노드와 바이어스 전원 사이에 연결되는 제9 트랜지스터를 더 포함하는 화소.
  4. 제2 항에 있어서, 상기 제1 전원에 연결되는 일전극 및 상기 제3 노드에 연결되는 타전극을 포함하는 제2 커패시터를 더 포함하는 화소.
  5. 제4 항에 있어서, 상기 제1 전원과 상기 제6 트랜지스터의 일전극은 브릿지 패턴에 의해 연결되고, 상기 브릿지 패턴에 연결되는 일전극 및 상기 제1 커패시터의 상기 타전극에 연결되는 타전극을 포함하는 제2_1 커패시터를 더 포함하는 화소.
  6. 제5 항에 있어서, 상기 제1 커패시터의 정전 용량은 상기 제2 커패시터의 정전 용량과 상기 제2_1 커패시터의 정전 용량의 합과 동일한 화소.
  7. 제1 항에 있어서, 상기 제2 트랜지스터는 직렬로 연결된 제2_1 트랜지스터 및 제2_2 트랜지스터를 포함하고, 상기 제2_1 트랜지스터 및 상기 제2_2 트랜지스터 사이의 노드와 중첩되는 제1 차폐 패턴을 포함하되, 상기 제1 차폐 패턴은 상기 애노드 초기화 전원에 연결되는 화소.
  8. 제1 항에 있어서, 상기 제3 트랜지스터는 직렬로 연결된 제3_1 트랜지스터 및 제3_2 트랜지스터를 포함하고, 상기 제3_1 트랜지스터 및 상기 제3_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결되는 화소.
  9. 제1항에 있어서, 상기 제4 트랜지스터는 직렬로 연결된 제4_1 트랜지스터 및 제4_2 트랜지스터를 포함하고, 상기 제4_1 트랜지스터 및 상기 제4_2 트랜지스터 사이의 노드와 중첩되는 제3 차폐 패턴을 포함하되, 상기 제3 차폐 패턴은 상기 제1 전원에 연결되는 화소.
  10. 제1 항에 있어서, 상기 제5 트랜지스터는 직렬로 연결된 제5_1 트랜지스터 및 제5_2 트랜지스터를 포함하고, 상기 제5_1 트랜지스터 및 상기 제5_2 트랜지스터 사이의 노드와 중첩되는 제2 차폐 패턴을 포함하되, 상기 제2 차폐 패턴은 상기 애노드 초기화 전원에 연결되는 화소.
  11. 제3 항에 있어서, 제2 트랜지스터는, 제1 스캔 신호에 의해 턴-온되고, 제3 트랜지스터는, 제2 스캔 신호에 의해 턴-온되고, 제4 트랜지스터는, 제3 스캔 신호에 의해 턴-온되고, 제5 트랜지스터는, 상기 제2 스캔 신호에 의해 턴-온되고, 제6 트랜지스터는, 제1 발광 제어 신호에 의해 턴-온되고, 제7 트랜지스터는, 제2 발광 제어 신호에 의해 턴-온되고, 제8 트랜지스터는, 제4 스캔 신호에 의해 턴-온되고, 제9 트랜지스터는, 상기 제4 스캔 신호에 의해 턴-온되는 것을 특징으로 하는 화소.
  12. 기판; 상기 기판 상에 배치되고, 복수의 트랜지스터들의 채널 영역을 형성하는 반도체층; 상기 반도체층 상에 배치되고, 상기 트랜지스터들의 게이트 전극 및 커패시터들의 일전극을 형성하는 제1 도전층; 및 상기 제1 도전층 상에 배치되고, 상기 커패시터들의 타전극 및 복수의 차폐 패턴들을 형성하는 제2 도전층;을 포함하되, 상기 커패시터들은, 제1 노드에 연결되는 상기 일전극 및 제3 노드에 연결되는 상기 타전극을 포함하는 제1 커패시터;를 포함하고, 상기 복수의 트랜지스터들은, 제1 전원과 제2 노드 사이에 연결되며, 게이트 전극에 연결된 상기 제1 노드의 전압에 대응하여 발광 소자로 공급되는 구동 전류를 제어하는 제1 트랜지스터; 상기 제3 노드와 데이터 라인 사이에 연결되는 제2 트랜지스터; 상기 제1 노드와 상기 제2 노드 사이에 연결되는 제3 트랜지스터; 상기 제1 노드와 초기화 전원 사이에 연결되는 제4 트랜지스터; 기준 전원과 상기 제3 노드 사이에 연결되는 제5 트랜지스터; 상기 제2 노드와 제4 노드 사이에 연결되는 제7 트랜지스터; 및 상기 제4 노드와 애노드 초기화 전원 사이에 연결되는 제8 트랜지스터;를 포함하는 표시 장치.
  13. 제12 항에 있어서, 상기 반도체층은, 제1 방향으로 연장되고 일체로 형성되는 제1 더미부, 및 상기 제1 더미부와 분리되고, 상기 제1 방향으로 연장되며 일체로 형성되는 제2 더미부를 포함하되, 상기 제1 더미부는 상기 기준 전원에 연결되고, 상기 제2 더미부는 상기 애노드 초기화 전원에 연결되는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 더미부는, 상기 제2 트랜지스터의 채널을 형성하는 제2 서브 반도체 패턴 및 상기 제5 트랜지스터의 채널을 형성하는 제5 서브 반도체 패턴을 포함하는 표시 장치.
  15. 제14 항에 있어서, 상기 제1 더미부, 상기 제2 서브 반도체 패턴, 및 상기 제5 서브 반도체 패턴은 일체로 형성되는 표시 장치.
  16. 제14 항에 있어서, 상기 제2 서브 반도체 패턴 및 상기 제5 서브 반도체 패턴 각각은 듀얼 게이트를 형성하기 위한 굴곡부를 포함하되, 상기 제2 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제1 간격은, 상기 제5 서브 반도체 패턴의 굴곡부의 상기 제1 방향으로의 제2 간격보다 큰 것을 특징으로 하는 표시 장치.
  17. 제16 항에 있어서, 상기 제5 서브 반도체 패턴의 굴곡부는 일측에 상기 제1 방향으로 돌출된 확장부를 더 포함하는 표시 장치.
  18. 제16 항에 있어서, 상기 차폐 패턴들은, 상기 제2 서브 반도체 패턴과 두께 방향으로 중첩되는 제1 차폐 패턴; 및 상기 제5 서브 반도체 패턴과 상기 두께 방향으로 중첩되는 제2 차폐 패턴;을 포함하는 표시 장치.
  19. 제12 항에 있어서, 상기 복수의 트랜지스터들은, 상기 제1 전원과 상기 제1 트랜지스터의 일전극과 연결되는 제5 노드 사이에 연결되는 제6 트랜지스터;를 더 포함하는 표시 장치.
  20. 제19 항에 있어서, 상기 커패시터들은, 상기 제1 전원에 연결되는 상기 일전극 및 상기 제3 노드에 연결되는 상기 타전극을 포함하는 제2 커패시터;를 더 포함하는 표시 장치.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME} 본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다. 정보화 기술이 발달함에 따라 사용자와 정보 간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 표시 장치는 복수의 화소들을 포함한다. 화소들 각각은 복수의 트랜지스터들, 트랜지스터들에 전기적으로 연결된 발광 소자 및 커패시터를 포함한다. 트랜지스터들은 배선을 통해 제공되는 신호들에 각각 응답하여 턴 온되고, 이에 의해 소정의 구동 전류가 생성된다. 발광 소자는 이러한 구동 전류에 대응하여 발광한다. 최근에는 표시 장치의 구동 효율 향상 및 소비 전력을 최소화하기 위하여 표시 장치를 저주파로 구동하는 방법이 사용된다. 따라서, 표시 장치가 저주파로 구동될 때 표시 품질을 향상시킬 수 있는 방법이 요구된다. 도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 2a 및 도 2b는 본 발명의 실시예들에 따른 화소를 나타내는 회로도이다. 도 3a 내지 도 3f는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다. 도 4a 내지 도 4d는 도 2a의 화소의 동작의 일 예를 설명하기 위한 파형도들이다. 도 5a는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법의 일 예를 설명하기 위한 개념도이다. 도 5b는 영상 리프레시 레이트에 따른 표시 장치의 구동 방법을 설명하기 위한 도면이다. 도 6a는 도 2a에 도시된 화소를 기준으로 복수의 화소들을 상부에서 바라본 개략적인 평면도이다. 도 6b는 도 6a의 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다. 도 6c는 도 6a의 화소에 포함된 제1 도전층의 일 예를 나타내는 평면도이다. 도 6d는 도 6a의 화소에 포함된 제2 도전층의 일 예를 나타내는 평면도이다. 도 6e는 도 6a의 화소에 포함된 제3 도전층의 일 예를 나타내는 평면도이다. 도 6f는 도 6a의 화소에 포함된 제4 도전층의 일 예를 나타내는 평면도이다. 도 7은 도 6a의 절단선 I-I' 및 절단선 II-II'을 따라 절단한 부분 단면도이다. 도 8 내지 도 10c는 일 실시예에 따른 표시 장치의 발광층을 확대 도시한 단면도이다. 도 11은 일 실시예에 따른 2 스택 텐덤 발광 구조를 설명하기 위한 도면이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 부분이 다른 부분과 "연결된다"고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 연결되어 있는 경우도 포함한다. 이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 보다 상세하게 설명한다. 도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 1을 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200, 300, 400, 500), 발광 구동부(600, 700), 데이터 구동부(800), 및 타이밍 제어부(900)를 포함할 수 있다. 스캔 구동부(200, 300, 400, 500)는 제1 스캔 구동부(200), 제2 스캔 구동부(300), 제3 스캔 구동부(400), 및 제4 스캔 구동부(500)의 구성 및 동작으로 구분될 수 있다. 발광 구동부(600, 700)는 제1 발광 구동부(600), 및 제2 발광 구동부(700)의 구성 및 동작으로 구분될 수 있다. 다만, 상기 스캔 구동부 및 발광 구동부의 구분은 설명의 편의를 위한 것이며, 설계에 따라 스캔 구동부들 및 발광 구동부들의 적어도 일부는 하나의 구동 회로, 모듈 등으로 통합될 수 있다. 일 실시예에서, 표시 장치(1000)는 제1 전원(VDD)의 전압, 제2 전원(VSS)의 전압, 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원), 및 제6 전원(Vbs)(또는, 바이어스 전원)의 전압을 표시 패널(100)에 공급하기 위하여 도시되지 않은 전원 공급부를 더 포함할 수 있다. 전원 공급부는 스캔 신호, 제어 신호 및/또는 발광 제어 신호의 게이트 온(gate-on) 레벨 및 게이트 오프(gate-off) 레벨을 결정하는 로우(low) 전원(저전원) 및 하이(high) 전원(고전원)을 스캔 구동부(200, 300, 400, 500), 및/또는 발광 구동부(600, 700)에 공급할 수 있다. 로우 전원은 하이 전원보다 낮은 전압 레벨을 가질 수 있다. 다만, 이는 예시적인 것으로서, 제1 전원(VDD), 제2 전원(VSS), 제3 전원(VREF)(또는, 기준 전원), 제4 전원(Vint)(또는, 초기화 전원), 제5 전원(Vaint)(또는, 애노드 초기화 전원) 제6 전원(Vbs)(또는, 바이어스 전원), 로우 전원, 및 하이 전원 중 적어도 하나는 타이밍 제어부(900) 또는 데이터 구동부(800)로부터 공급될 수도 있다. 실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 발광 소자의 구동을 위한 전압들을 생성할 수 있다. 일 실시예에서, 제2 전원(VSS)의 전압 레벨은 제1 전원(VDD)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 전원(VDD)의 전압은 양(positive)의 전압이고, 제2 전원(VSS)의 전압은 음(negative)의 전압일 수 있다. 기준 전원(VREF)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 기준 전원(VREF)의 전압에 의해 화소(PX)에 포함되는 커패시터 및/또는 트랜지스터가 초기화될 수 있다. 기준 전원(VREF)은 양의 전압일 수 있다. 초기화 전원(Vint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vint)의 전압에 의해 화소(PX)에 포함되는 구동 트랜지스터가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다. 애노드 초기화 전원(Vaint)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 초기화 전원(Vaint)의 전압에 의해 화소(PX)에 포함되는 발광 소자의 애노드가 초기화될 수 있다. 초기화 전원(Vint)은 음의 전압일 수 있다. 바이어스 전원(Vbs)은 화소(PX)에 포함되는 구동 트랜지스터의 소스 전극에 소정의 온 바이어스 전압을 공급하기 위한 전원일 수 있다. 바이어스 전원(Vbs)은 양의 전압일 수 있다. 일 실시예에서, 바이어스 전원(Vbs)의 전압은 블랙 계조의 데이터 전압과 유사한 수준일 수 있다. 예를 들어, 바이어스 전원(Vbs)의 전압은 약 5~7V 일 수 있다. 표시 장치(1000)는 구동 조건에 따라 다양한 영상 리프레시 레이트(refresh rate, 구동 주파수, 또는 화면 재생률)로 영상을 표시할 수 있다. 영상 리프레시 레이트는 화소(PX)의 구동 트랜지스터에 실질적으로 데이터 신호가 기입되는 빈도수이다. 예를 들어, 영상 리프레시 레이트는 화면 스캔율, 화면 재생 빈도수라도고 하며, 1초 동안 표시 화면이 재생되는 빈도수를 나타낸다. 일 실시예에서, 영상 리프레시 레이트에 대응하여, 하나의 수평 라인(또는, 화소행)에 대한 데이터 구동부(800)의 출력 주파수 및/또는 기입 스캔 신호를 출력하는 제1 스캔 구동부(200)의 출력 주파수가 결정될 수 있다. 예를 들어, 동영상 구동을 위한 리프레시 레이트는 약 60Hz 이상(예를 들어, 120Hz)의 주파수일 수 있다. 일 실시예에서, 표시 장치(1000)는, 구동 조건에 따라, 하나의 수평 라인(또는, 화소행)에 대한 스캔 구동부(200, 300, 400, 500)의 출력 주파수 및 이에 대응하는 데이터 구동부(800)의 출력 주파수를 조절할 수 있다. 예를 들어, 표시 장치(1000)는 1Hz 내지 120Hz의 다양한 영상 리프레시 레이트들에 대응하여 영상을 표시할 수 있다. 다만, 이는 예시적인 것으로서, 표시 장치(1000)는 120Hz 이상의 영상 리프레시 레이트(예를 들어, 240Hz, 480Hz)로도 영상을 표시할 수 있다. 표시 패널(100)은 데이터 라인(DL)들, 스캔 라인들(SL1, SL2, SL3, SL4), 및 발광 제어 라인들(EL1, EL2)과 각각 연결되는 화소(PX)들을 포함할 수 있다. 화소(PX)들은 외부로부터 제1 전원(VDD), 제2 전원(VSS), 초기화 전원(Vint), 및 기준 전원(VREF)의 전압들을 공급받을 수 있다. 일 실시예에서, 제i 행, 제j(단, i, j는 자연수) 열에 배치되는 화소(PX)는 제i 화소행에 대응하는 스캔 라인들(SL1i, SL2i, SL3i, SL4i), 제i 화소행에 대응하는 발광 제어 라인들(EL1i, EL2i), 및 제j 화소열에 대응하는 데이터 라인(DLj)에 연결될 수 있다. 본 발명의 실시예에서는 화소(PX)의 회로 구조에 대응하여 화소(P