KR-102959906-B1 - SEMICONDUCTOR DEVICE PACKAGE WITH REDUCED THERMAL AND MECHANICAL STRESS

Abstract

반도체 디바이스는, 하우징, 하우징 내에 배치되고 제 1 금속 전극 및 제 2 금속 전극을 갖는 반도체 칩, 하우징 밖으로 연장하는 제 1 단부를 갖고 다이 패드에서 끝나는 제 2 단부를 갖는 제 1 리드 프레임, 다이 패드를 제 1 금속 전극에 전기적으로 연결하기 위해 캐비티에 배치된 제 1 양의 솔더를 갖는 캐비티를 포함하는 다이 패드의 상단 표면, 하우징 밖으로 연장하는 제 1 단부를 갖고 반도체 칩에 인접하게 배치된 제 2 단부를 갖는 제 2 리드 프레임, 및 리드 프레임의 제 2에 연결된 제 1 단부 및 반도체 칩 위에서 연장하는 제 2 단부를 갖는 클립, 클립을 제 2 금속 전극에 전기적으로 연결하기 위해 리세스에 배치된 제 2 양의 솔더를 갖는 리세스를 포함하는 클립의 제 2 단부의 하단 표면을 포함한다.

Inventors

• 장, 루카스
• 가오, 차오
• 히, 레이

Assignees

• 리텔퓨즈 세미컨덕터 (우시) 씨오., 엘티디.

Dates

Publication Date

20260506

Application Date

20231027

Priority Date

20221028

Claims (16)

1. 유전체 하우징; 상기 유전체 하우징 내에 배치된 반도체 칩으로서, 상기 반도체 칩은 상기 반도체 칩의 반대되는 표면들 상에 배치된 제 1 금속 전극 및 제 2 금속 전극을 갖는, 상기 반도체 칩; 상기 유전체 하우징 밖으로 연장하는 제 1 단부를 갖고 상기 반도체 칩이 실장되는 다이 패드에서 종결하는 제 2 단부를 갖는 제 1 리드 프레임으로서, 상기 다이 패드의 상단 표면은 평면이고, 상기 다이 패드의 상단 표면은 상기 다이 패드의 상단 표면으로부터 바깥쪽으로 연장하는 립에 의해 규정되는 캐비티를 포함하고, 상기 캐비티는 상기 캐비티에 배치된 제 1 양의 솔더를 가지고, 상기 제 1 양의 솔더는 상기 다이 패드를 상기 반도체 칩의 상기 제 1 금속 전극에 전기적으로 연결하는, 상기 제 1 리드 프레임; 상기 유전체 하우징 밖으로 연장하는 제 1 단부를 갖고 상기 반도체 칩에 인접하게 배치된 제 2 단부를 갖는 제 2 리드 프레임; 및 상기 제 2 리드 프레임의 상기 제 2 단부에 연결된 제 1 단부 및 상기 반도체 칩 위에서 연장하는 제 2 단부를 갖는 클립으로서, 상기 클립의 상기 제 2 단부의 하단 표면은 리세스에 배치된 제 2 양의 솔더를 갖는 상기 리세스를 포함하고, 상기 제 2 양의 솔더는 상기 클립을 상기 반도체 칩의 상기 제 2 금속 전극에 전기적으로 연결하는, 상기 클립 을 포함하는 반도체 디바이스.
2. 삭제
3. 제 1 항에 있어서, 상기 립은 직사각형인 반도체 디바이스.
4. 제 1 항에 있어서, 상기 캐비티는 0.005 밀리미터 내지 0.05 밀리미터의 범위의 깊이를 갖는 반도체 디바이스.
5. 제 1 항에 있어서, 상기 리세스는 0.005 밀리미터 내지 0.05 밀리미터의 범위의 깊이를 갖는 반도체 디바이스.
6. 제 1 항에 있어서, 상기 반도체 칩은 과도 전압 억제 디바이스인 반도체 디바이스.
7. 제 1 항에 있어서, 상기 클립은 L형인 반도체 디바이스.
8. 제 1 항에 있어서, 상기 클립의 제 1 단부는 상기 제 2 리드 프레임의 제 2 단부의 반대되는 에지들에 형성된 상보적인 제 1 노치 및 제 2 노치 안으로 맞춰지는 제 1 갈래 및 제 2 갈래를 포함하는 반도체 디바이스.
9. 반도체 디바이스 패키지에 있어서, 유전체 하우징; 상기 유전체 하우징 밖으로 연장하는 제 1 단부를 갖고 반도체 칩을 지지하도록 된 다이 패드에서 종결하는 제 2 단부를 갖는 제 1 리드 프레임으로서, 상기 다이 패드의 상단 표면은 평면이고, 상기 다이 패드의 상단 표면은 상기 다이 패드의 상단 표면으로부터 바깥쪽으로 연장되는 립에 의해 규정되는 캐비티를 포함하고, 상기 캐비티는 상기 캐비티에 배치된 제 1 양의 솔더를 가지는, 상기 제 1 리드 프레임; 상기 유전체 하우징 밖으로 연장하는 제 1 단부를 갖고 상기 유전체 하우징 내에 배치된 제 2 단부를 갖는 제 2 리드 프레임; 및 상기 제 2 리드 프레임의 상기 제 2 단부에 연결된 제 1 단부 및 상기 반도체 칩에 전기적으로 연결되도록 된 제 2 단부를 갖는 클립으로서, 상기 클립의 상기 제 2 단부의 하단 표면은 리세스에 배치된 제 2 양의 솔더를 갖는 상기 리세스를 포함하는, 상기 클립 을 포함하는 반도체 디바이스 패키지.
10. 삭제
11. 제 9 항에 있어서, 상기 립은 직사각형인 반도체 디바이스 패키지.
12. 제 9 항에 있어서, 상기 캐비티는 0.005 밀리미터 내지 0.05 밀리미터의 범위의 깊이를 갖는 반도체 디바이스 패키지.
13. 제 9 항에 있어서, 상기 리세스는 0.005 밀리미터 내지 0.05 밀리미터의 범위의 깊이를 갖는 반도체 디바이스 패키지.
14. 제 9 항에 있어서, 상기 반도체 칩은 과도 전압 억제 디바이스인 반도체 디바이스 패키지.
15. 제 9 항에 있어서, 상기 클립은 L형인 반도체 디바이스 패키지.
16. 제 9 항에 있어서, 상기 클립의 제 1 단부는 상기 제 2 리드 프레임의 상기 제 2 단부의 반대되는 에지들에 형성된 상보적인 제 1 노치 및 제 2 노치 안으로 맞춰지는 제 1 갈래 및 제 2 갈래를 포함하는 반도체 디바이스 패키지.

Description

감소된 열적 및 기계적 응력을 갖는 반도체 디바이스 패키지{SEMICONDUCTOR DEVICE PACKAGE WITH REDUCED THERMAL AND MECHANICAL STRESS} 본 개시는 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 보다 특별하게는, 과도-전압-억제(transient-voltage-suppression)(TVS) 디바이스들을 위한 패키지 구조에 관한 것이다. 집적 회로를 패키징하는 것은 전형적으로 반도체 디바이스 제조의 최종 단계이다. 패키징 중에, 반도체 디바이스의 핵심(core)을 나타내는 반도체 칩은, 반도체 칩 및 반도체 디바이스가 연결되는 회로 사이에 전기적 연결을 제공하도록 구성된 클립 및 다이 패드에 연결된다. 그런 다음, 반도체 칩, 클립 및 다이 패드는, 물리적 손상 및 부식으로부터 둘러싸인(encase) 컴포넌트들을 보호하는, 유전체 하우징(예: 플라스틱 또는 에폭시 화합물)에 둘러싸인다. 전형적으로, 반도체 디바이스의 다이 패드 및 클립은 솔더를 사용하여 함께 평평한 인접부에서 반도체 칩의 반대되는 측부들에 전기적으로 연결된다. 반도체 디바이스들을 위한 전력 요구 사항들이 증가하고 패키지 크기들이 감소함에 따라, 반도체 칩의 평평한 인접하는 표면들 사이에 제공될 수 있는 솔더의 양/두께, 다이 패드 및 클립은 때때로 다이 패드 및 클립에 의해 주어지는 과도한 열적 응력 및 기계적 응력으로부터 반도체 칩을 보호하기에 불충분하다는 것이 발견되었다. 이러한 응력들은 다이 패드 및 클립으로부터 반도체 칩으로 전달되는 과도한 열로부터 그리고 반도체 칩과 다이 패드 및/또는 클립의 열팽창 계수들에서의 미스매치로부터 기인할 수 있다. 따라서, 반도체 칩은, 반도체 디바이스의 신뢰성 테스트들 중에, 그리고 심지어 반도체 디바이스의 정기적 사용 중에도 크랙이 발생하기 쉽다. 이러한 고려 사항 및 다른 고려 사항에 대해 본 개선점들이 유용할 수 있다. 이 요약은 아래의 상세한 설명에서 추가로 설명되는 단순화된 형태로 개념들을 선택적으로 소개하기 위해 제공된다. 이 요약은 청구된 주제의 핵심적인 특징들 또는 본질적인 특징들을 식별하기 위해 의도된 것이 아니고, 청구된 주제의 범위를 결정하는 데 돕는 것으로 의도된 것도 아니다. 본 개시에 따른 반도체 디바이스의 실시예는, 유전체 하우징, 하우징 내에 배치되는 반도체 칩, 반도체 칩의 반대되는 표면들 상에 배치된 제 1 금속 전극 및 제 2 금속 전극을 갖는 반도체 칩, 하우징 밖으로 연장하는 제 1 단부를 갖고 반도체 칩이 실장되는 다이 패드에서 종결하는 제 2 단부를 갖는 제 1 리드 프레임, 캐비티에 배치된 제 1 양의 솔더를 갖는 캐비티를 포함하는 다이 패드의 상단 표면, 다이 패드를 반도체 칩의 제 1 금속 전극에 전기적으로 연결하는 제 1 양의 솔더, 하우징 밖으로 연장하는 제 1 단부를 갖고 반도체 칩에 인접하게 배치된 제 2 단부를 갖는 제 2 리드 프레임, 및 리드 프레임의 제 2에 연결된 제 1 단부 및 반도체 칩 위에서 연장하는 제 2 단부를 갖는 클립을 포함하고, 클립의 제 2의 하단 표면은 리세스에서 형성된 제 2 양의 솔더를 갖는 리세스를 포함하고, 제 2 양의 솔더는 클립을 반도체 칩의 제 2 금속 전극에 전기적으로 연결한다. 본 개시에 따른 반도체 디바이스 패키지의 실시예는, 유전체 하우징, 하우징 밖으로 연장하는 제 1 단부를 갖고 반도체 칩을 지지하도록 된 다이 패드에서 종결하는 제 2 단부를 갖는 제 1 리드 프레임, 캐비티에 배치된 제 1 양의 솔더를 갖는 캐비티를 포함하는 다이 패드의 상단 표면, 하우징 밖으로 연장하는 제 1 단부를 갖고 하우징 내에 배치된 제 2 단부를 갖는 제 2 리드 프레임, 및 리드 프레임의 제 2에 연결된 제 1 단부 및 반도체 칩에 전기적으로 연결되도록 된 제 2 단부를 갖는 클립을 포함하고, 클립의 제 2의 하단 표면은 리세스에서 형성된 제 2 양의 솔더를 갖는 리세스를 포함한다. 도 1a는 본 개시의 일 실시예에 따른 반도체 디바이스를 도시하는 사시도이고; 도 1b는 도 1a의 반도체 디바이스를 도시하는 단면도이고; 도 2는 도 1a의 반도체 디바이스의 리드 프레임들을 도시하는 사시도이고; 도 3은 도 1a의 반도체 디바이스의 클립을 도시하는 사시도이다. 도면들은 반드시 스케일(scale)한 것은 아니다. 도면들은 단지 표현들일 뿐이며, 개시의 특정 파라미터들을 묘사하기 위한 것이 아니다. 도면들은 개시의 실시예들을 묘사하도록 의도되고, 따라서 범위를 제한하는 것으로 고려되어서는 안 된다. 도면들에서, 유사한 번호는 유사한 요소들을 나타낸다. 게다가, 도면들의 일부에서 특정 요소들은 예시적인 명확성을 위해 생략되거나 스케일하지 않게 도시될 수 있다. 단면도들은 "슬라이스들(slices)" 또는 "근시(near-sighted)" 단면도들의 형태일 수 있고, 명확성을 위해 "실제(true)" 단면도에서 달리 가시적인 특정 배경선들을 생략한다. 더욱이, 일부 참조 부호들은 특정 도면들에서는 명료함을 위해 생략될 수 있다. 본 개시에 따른 반도체 디바이스 패키지의 실시예들은, 본 개시의 바람직한 실시예들이 제시된, 첨부 도면들을 참조하여 더 완전하게 이제 설명될 것이다. 그러나, 본 개시의 반도체 디바이스 패키지는 많은 상이한 형태들로 구현될 수 있고 본원에서 설명하는 실시예들에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예들이 제공되어서, 이 개시가 철저하고 완전할 수 있고, 반도체 디바이스 패키지의 범위를 통상의 기술자들에게 충분히 전달할 수 있다. 도면들에서 동일한 부호들은, 별도의 언급이 없는 한, 전체적으로 동일한 요소들을 지칭한다. 도 1a 및 도 1b를 참조하면, 본 개시의 일 실시예에 따른 반도체 디바이스(10)(이하, "디바이스(10)")를 도시하는 사시도 및 단면도가 각각 제공된다. 편의 및 명확성을 위해, 본 명세서에서 "상단", "하단", "위(up)", "아래(down)", "상부", "하부", "위(above)" 및 "아래(below)"와 같은 용어들은, 디바이스가 도 1a 및 도 1b에 나타났을 때 디바이스(10)의 기하학적 구조 및 배향에 대한, 디바이스(10)의 다양한 컴포넌트들의 상대적 위치들 및 배향들을 설명하기 위해 사용될 수 있다. 상기 용어는 구체적으로 언급된 단어들, 단어들의 파생어들 및 유사한 의미의 단어들을 포함할 것이다. 디바이스(10)는 패키지(14) 내에 배치된 반도체 칩(12)(이하 "칩(12)")을 일반적으로 포함할 수 있다. 다양한 실시예들에서, 칩(12)은 과도 전압 억제(TVS) 디바이스/칩일 수 있고, 칩의 반대되는 표면들 상에 배치된 제 1 금속 전극(16) 및 제 2 금속 전극(18)을 가질 수 있다. 본 개시는 이에 제한되지 않는다. 디바이스(10)의 패키지(14)는 제 1 리드 프레임(20), 제 2 리드 프레임(22), 클립(24) 및 하우징(26)을 포함할 수 있다. 하우징(26)은 유전체 재료(예: 플라스틱, 에폭시 화합물 등)로 형성될 수 있고, 물리적 손상 및 부식으로부터 둘러싸인 컴포넌트들을 보호하기 위해 칩(12), 클립(24) 및 제 1 리드 프레임(20)과 제 2 리드 프레임(22)의 부분들을 캡슐화할 수 있다. 제 1 리드 프레임(20) 및 제 2 리드 프레임(22)은 (아래에서 더 설명되는 바와 같이) 칩(12)에 전기적으로 연결될 수 있고, 디바이스(10)를 전기 회로에 연결하기 위해 하우징(26) 밖으로 연장하는 각각의 제 1 단부(28, 30)들을 가질 수 있다. 제 1 리드 프레임(20) 및 제 2 리드 프레임(22)은 구리, 구리 합금, 은 등을 포함하는 전도성 재료로 형성될 수 있지만, 이에 제한되지 않는다. 제 1 리드 프레임(20)의 제 2 단부(32)는, 칩(12)이 실장될 수 있는 다이 패드(34)에서 종결할 수 있다. 도 2를 참조하면, 다이 패드(34)는, 다이 패드의 상단 표면으로부터 연장하는 엠보싱(emboss)된 립(36)(lip)을 갖는 일반적으로 평면의 직사각형 부재일 수 있고, 립(36)은 크레이터(crater) 또는 캐비티(38)의 경계를 이룬다. 다양한 실시예들에서, 캐비티(38)는 0.70 밀리미터 내지 1.27 밀리미터 범위의 길이, 0.70 밀리미터 내지 1.27 밀리미터 범위의 폭, 및 0.005 밀리미터 내지 0.05 밀리미터 범위의 깊이를 가질 수 있다. 본 개시는 이에 제한되지 않는다. 특정 적용을 위한 수치들은 칩 크기들에 의존할 것이다. 립(36)은 정사각형 형상으로 도시되지만, 이것은 중요한 것이 아니다. 립(36)은 대안적으로 환형, 직사각형 등일 수 있다. 다양한 실시예들에서, 립(36)은 전체적으로 생략될 수 있고, 캐비티(38)는 다이 패드(34)의 상단 표면에 형성된 함몰부(depression)에 의해 규정될 수 있다. 본 개시는 이 점에 제한되지 않는다. 디바이스(10)가 도 1b에 도시된 바와 같이 조립될 때, 일 양의 솔더(40)는 캐비티(38) 내에 배치될 수 있고, 제 1 금속 전극(16)(및 따라서 칩(12))을 다이 패드(34)에 전기적으로 연결할 수 있다. 립(36)은, 솔더(40)를 유지하고 제 1 금속 전극(16)과의 양호한 전기적 접촉을 제공하는 개스킷으로서 동작할 수 있다. 캐비티(38)는, 다이 패드가 평평한 상단 표면을 갖는(즉, 캐비티가 없는) 종래의 패키지 형태(configuration)에 비해 제 1 금속 전극(16) 및 다이 패드(34) 사이에 훨씬 많은 양의 솔더가 유지되게 한다. 이 증가된 양의 솔더는, 다이 패드(34)로부터 반도체 칩으로 전달되는 과도한 열로부터 그리고 칩(12)과 다이 패드(34)의 열팽창 계수들에서의 미스매치로부터 기인할 수 있는 열적 응력 및 기계적 응력으로부터 반도체 칩(12)을 보호할 수 있다. 따라서, 칩(12)은, 디바이스(10)의 제조 중에(예: 다이 패드(34)가 칩(12)에 솔더링될 때) 그리고 디바이스(10)의 정규 사용 중에 균열되기 덜 쉽다. 클립(24)은, 구리, 구리 합금, 은 등을 포함하는 전도성 재료로 형성될 수 있지만, 이에 제한되지 않는 일반적으로 L형 부재일 수 있다. 클립(2