KR-102960268-B1 - 통합 접촉-및-지지 어셈블리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법

Abstract

반도체 구조체는, 절연 레이어 및 전기 전도성 레이어의 교번 스택, 상기 교번 스택을 통해 수직으로 연장되는 메모리 개구부, 상기 메모리 개구부 내에 위치된, 수직 채널 및 메모리 소자를 포함하는 메모리 개구부 충전 구조체, 상기 교번 스택을 통해 수직으로 연장되는 접촉 비아 캐비티, 및 상기 접촉 비아 캐비티 내에 위치된 통합 접촉-및-지지 어셈블리를 포함한다. 통합 접촉-및-지지 어셈블리는 유전체 지지 필러 및 접촉 비아 캐비티를 둘러싸는 전기 전도성 레이어의 제1 전기 전도성 레이어의 상부 표면부와 전기적으로 접촉하는 전도성 레이어 접촉 비아 구조체를 포함한다. 유전체 스페이서는 접촉 비아 캐비티 내에 위치되고, 접촉 비아 캐비티 내의 제1 전기 전도성 레이어의 측벽부를 덮고, 제1 전기 전도성 레이어의 상단 표면부 위로 연장된다.

Inventors

• 미야모토, 마사토
• 오가와, 히로유키
• 쿠보, 토모히로

Assignees

• 샌디스크 테크놀로지스 아이엔씨.

Dates

Publication Date

20260506

Application Date

20231017

Priority Date

20230713

Claims (20)

1. 반도체 구조체로서: 절연 레이어 및 전기 전도성 레이어의 교번 스택; 상기 교번 스택을 통해 수직으로 연장되는 메모리 개구부; 상기 메모리 개구부 내에 위치되는 메모리 개구부 충전 구조체이되, 상기 메모리 개구부 충전 구조체 각각은 상기 전기 전도성 레이어의 레벨에 위치된 메모리 소자의 각각의 수직 반도체 채널 및 각각의 수직 스택을 포함하는, 메모리 개구부 충전 구조체; 상기 교번 스택을 통해 수직으로 연장되는 접촉 비아 캐비티; 상기 접촉 비아 캐비티 내에 위치된 통합 접촉-및-지지 어셈블리 및, 상기 접촉 비아 캐비티 내에 위치하며, 상기 접촉 비아 캐비티 내의 제1 전기 전도성 레이어의 측벽부를 덮고, 상기 제1 전기 전도성 레이어의 상단 표면부 위로 연장되는 유전체 스페이서 를 포함하며, 여기에서, 상기 통합 접촉-및-지지 어셈블리는 유전체 지지 필러 및 상기 접촉 비아 캐비티를 둘러싸는 전기 전도성 레이어의 제1 전기 전도성 레이어의 상단 표면부와 전기적으로 접촉하는 전도성 레이어 접촉 비아 구조체를 포함하는 반도체 구조체.
2. 제1항에 있어서, 상기 유전체 지지 필러는: 상기 제1 전기 전도성 레이어 아래에 놓인 전기 전도성 레이어의 제1 서브세트를 통해 연장되는, 수직으로 연장되는 유전체 재료 부분; 및 상기 수직으로 연장되는 유전체 재료 부분으로부터 측방향 외측으로 돌출하고, 상기 제1 전기 전도성 레이어 아래에 놓인 절연 레이어의 서브세트의 레벨에 위치된 복수의 환형 유전체 핀 부분을 포함하는, 반도체 구조체.
3. 제2항에 있어서: 상기 수직 연장 유전체 재료 부분은 복수의 전기 전도성 레이어를 통해 수직으로 연속적으로 연장되는 내부 원통형 측벽부를 갖는 튜브형 재료 부분을 포함하고; 상기 통합 접촉-및-지지 어셈블리는 상기 유전체 지지 필러의 상기 수직으로 연장되는 유전체 재료 부분의 내부 원통형 측벽부와 접촉하는 외부 원통형 측벽부를 갖는 유전체 라이너를 추가로 포함하며; 상기 유전체 스페이서는 상기 유전체 라이너의 상부 부분을 포함하는, 반도체 구조체.
4. 제3항에 있어서, 상기 전도성 레이어 접촉 비아 구조체는 상기 유전체 라이너에 의해 측방향으로 둘러싸이고 상기 전기 전도성 레이어의 제1 서브세트를 통해 연속적으로 수직으로 연장되는 하부 부분을 추가로 포함하는, 반도체 구조체.
5. 제3항에 있어서: 상기 수직 연장 유전체 재료 부분 및 상기 유전체 라이너는 상기 제1 전기 전도성 레이어의 접촉 비아 개구부를 통해 수직으로 연장되고; 상기 제1 전기 전도성 레이어는 균일한 수직 두께를 갖고; 전도성 환형 패드가 상기 접촉 비아 개구부를 측방향으로 둘러싸는 상기 제1 전기 전도성 레이어의 상단 표면부의 환형 부분 상에 위치되고 그 위로 돌출되며; 상기 전도성 레이어 접촉 비아 구조체는 상기 전도성 환형 패드와 직접 물리적으로 접촉하는, 반도체 구조체.
6. 제5항에 있어서, 상기 전도성 환형 패드는, 환형 평면 표면부 세그먼트 및 상기 환형 평면 표면부 세그먼트의 내주에 인접하고 볼록 수직 단면 프로파일 및 환형 탑-다운 프로파일을 갖는 볼록 테이퍼형 환형 표면부 세그먼트를 포함하는 윤곽화된 상부 표면부를 포함하는, 반도체 구조체.
7. 제3항에 있어서: 상기 유전체 라이너는 전도성 환형 패드의 레벨에서 상기 접촉 비아 캐비티를 완전히 채우고, 상기 제1 전기 전도성 레이어 아래에 에어 갭을 내장하며; 상기 전도성 레이어 접촉 비아 구조체의 최하단 표면부 세그먼트는 상기 유전체 라이너의 상단 표면부와 접촉하는, 반도체 구조체.
8. 제2항에 있어서, 상기 유전체 스페이서는 상기 유전체 지지 필러의 상부 부분을 포함하는 반도체 구조체.
9. 제8항에 있어서, 상기 유전체 지지 필러의 상부 부분은, 환형 최상단 표면부 세그먼트, 상기 환형 최상단 표면부 세그먼트의 외주에 인접한 상단 주변부를 갖는 원통형 표면부 세그먼트, 및 상기 원통형 표면부 세그먼트의 하단 주변부에 인접한 오목한 환형 표면부 세그먼트를 포함하는 윤곽화된 상단 표면부를 포함하는, 반도체 구조체.
10. 제8항에 있어서, 상기 유전체 스페이서는 상기 전도성 레이어 접촉 비아 구조체의 하단 부분 내의 오목부 내로 돌출하는, 반도체 구조체.
11. 제8항에 있어서: 상기 교번 스택의 단차형 표면부의 수직 연장 표면부 세그먼트 상에 위치되는 절연 스페이서; 및 상기 단차형 표면부의 수평 연장 표면부 세그먼트 위에, 그리고 상기 절연 스페이서 위에 위치되는 유전체 에칭 정지 레이어를 추가로 포함하는, 반도체 구조체.
12. 제1항에 있어서, 상기 교번 스택은 상기 전기 전도성 레이어의 측방향 범위가 상기 교번 스택 아래에 놓인 기판으로부터 수직 거리에 따라 감소하는 계단식 영역을 포함하고; 역-단차형 유전체 재료 부분이 상기 계단식 영역 내에 위치된 교번 스택의 단차형 표면부 위에 놓이며; 상기 전도성 레이어 접촉 비아 구조체는 상기 역-단차형 유전체 재료 부분을 통해 수직으로 연장되는, 반도체 구조체.
13. 반도체 구조체를 형성하는 방법으로서: 절연 레이어 및 희생 재료 레이어의 교번 스택을 형성하는 단계; 상기 교번 스택을 통해 메모리 스택 구조체를 형성하는 단계이되, 상기 메모리 스택 구조체 각각은 상기 희생 재료 레이어의 레벨에 형성된 메모리 소자의 각각의 수직 반도체 채널 및 각각의 수직 스택을 포함하는, 단계; 단차형 비아 캐비티 주위의 상기 희생 재료 레이어 중 제1 희생 재료 레이어의 환형 표면부가 물리적으로 노출되도록, 상기 교번 스택을 통해 단차형 비아 캐비티를 형성하는 단계; 상기 제1 희생 재료 레이어의 상기 물리적으로 노출된 환형 표면부로부터 희생 플레이트 재료를 선택적으로 성장시킴으로써 희생 환형 플레이트를 형성하는 단계; 상기 희생 재료 레이어를 전기 전도성 레이어로 대체하고, 상기 희생 환형 플레이트를 제1 전기 전도성 레이어 상에 위치된 전도성 환형 패드로 대체하는 단계; 및 상기 전도성 환형 패드와 접촉하는 전도성 레이어 접촉 비아 구조체를 형성하는 단계를 포함하는, 방법.
14. 제13항에 있어서: 상기 단차형 비아 캐비티 내에 인-프로세스 통합 접촉-및-지지 어셈블리를 형성하는 단계이되, 상기 인-프로세스 통합 접촉-및-지지 어셈블리는 유전체 지지 필러 및 희생 비아 충전 재료 부분을 포함하는, 단계; 및 상기 희생 비아 충전 재료 부분을 전도성 레이어 접촉 비아 구조체로 대체하여, 상기 유전체 지지 필러 및 상기 전도성 레이어 접촉 비아 구조체를 포함하는 통합 접촉-및-지지 어셈블리를 형성하는 단계를 추가로 포함하는, 방법.
15. 제14항에 있어서: 상기 교번 스택을 패턴화함으로써 단차형 표면부를 형성하는 단계; 상기 교번 스택의 상기 단차형 표면부 위에 역-단차형 유전체 재료 부분을 형성하는 단계; 상기 역-단차형 유전체 재료 부분 및 상기 교번 스택을 통해 비아 캐비티를 형성하는 단계; 상기 역-단차형 유전체 재료 부분 및 상기 희생 재료 레이어에 선택적인 상기 절연 레이어를 측방향으로 오목화함으로써 상기 비아 캐비티를 등방성으로 확장시켜 핀형 비아 캐비티를 형성하는 단계; 상기 핀형 비아 캐비티의 주변 부분에 유전체 재료를 컨포멀하게 증착하는 단계; 및 상기 유전체 재료를 이방성으로 에칭하여 상기 단차형 비아 캐비티를 형성하는 단계이되, 상기 유전체 재료의 나머지 부분은 상기 유전체 지지 필러를 포함하는, 단계를 추가로 포함하는, 방법.
16. 제15항에 있어서: 상기 유전체 지지 필러 위에 유전체 라이너를 형성하는 단계; 및 상기 유전체 지지 필러 위에 상기 희생 비아 충전 재료 부분을 형성하는 단계를 추가로 포함하는, 방법.
17. 반도체 구조체를 형성하는 방법으로서: 절연 레이어 및 희생 재료 레이어의 교번 스택을 형성하는 단계; 상기 교번 스택을 통해 메모리 스택 구조체를 형성하는 단계이되, 상기 메모리 스택 구조체 각각은 상기 희생 재료 레이어의 레벨에 형성된 메모리 소자의 각각의 수직 반도체 채널 및 각각의 수직 스택을 포함하는, 단계; 상기 교번 스택을 패턴화함으로써 단차형 표면부를 형성하는 단계; 상기 단차형 표면부의 수직 연장 표면부 세그먼트 상에 절연 스페이서를 형성하는 단계; 상기 절연 스페이서 및 상기 단차형 표면부의 수평 표면부 세그먼트 위에 에칭 정지 레이어를 형성하는 단계; 상기 에칭 정지 레이어 위에 역-단차형 유전체 재료 부분을 형성하는 단계; 상기 역-단차형 유전체 재료 부분, 상기 에칭 정지 레이어, 및 상기 교번 스택을 통해 비아 캐비티를 형성하는 단계; 상기 역-단차형 유전체 재료 부분 및 상기 희생 재료 레이어에 선택적인 상기 절연 레이어를 측방향으로 오목화함으로써 상기 비아 캐비티를 등방성으로 확장시켜 핀형 비아 캐비티를 형성하는 단계; 상기 핀형 비아 캐비티의 주변 부분에 유전체 재료를 컨포멀하게 증착하는 단계; 상기 유전체 재료를 이방성으로 에칭하여 단차형 비아 캐비티를 형성하는 단계이되, 상기 유전체 재료의 나머지 부분은 핀형 유전체 지지 필러를 포함하는, 단계; 상기 희생 재료 레이어를 전기 전도성 레이어로 대체하는 단계; 및 상기 전기 전도성 레이어 중 제1 전기 전도성 레이어의 상단 표면부와 접촉하는 전도성 레이어 접촉 비아 구조체를 형성하는 단계를 포함하는, 방법.
18. 제17항에 있어서: 상기 희생 재료 레이어를 전기 전도성 레이어로 대체하는 단계 전, 상기 핀형 유전체 지지 필러의 상단 표면부 상에 희생 비아 충전 재료 부분을 형성하는 단계; 상기 희생 재료 레이어를 전기 전도성 레이어로 대체하는 단계 후, 상기 희생 비아 충전 재료 부분을 제거하는 단계; 상기 희생 비아 충전 재료 부분을 제거한 후 상기 핀형 유전체 지지 필러의 일부를 이방성 에칭하여 상기 제1 전기 전도성 레이어의 상단 표면을 노출시키는 단계이되, 상기 전도성 레이어 접촉 비아 구조체는 상기 제1 전기 전도성 레이어의 환형 상단 표면부 상에 형성되는, 단계를 추가로 포함하는, 방법.
19. 제17항에 있어서: 상기 핀형 유전체 지지 필러는 상기 단차형 비아 캐비티의 하부 부분을 부분적으로 채우고; 상기 전도성 레이어 접촉 비아 구조체의 하부 부분은 상기 단차형 비아 캐비티의 하부 부분에 위치되고, 상기 핀형 유전체 지지 필러에 의해 둘러싸이는, 방법.
20. 제17항에 있어서: 상기 핀형 유전체 지지 필러는 상기 단차형 비아 캐비티의 하부 부분을 완전히 채우고; 상기 전도성 레이어 접촉 비아 구조체는 상기 핀형 유전체 지지 필러 상에 위치되는, 방법.

Description

통합 접촉-및-지지 어셈블리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법 관련 출원의 교차 참조 본 출원은, 2022년 12월 21일에 출원된 미국 특허 가출원 제63/476,448호의 우선권을 주장하는. 2023년 7월 13일자로 미국 특허청(United States Patent & Trademark Office)에 출원된 "THREE-DIMENSIONAL MEMORY DEVICE CONTAINING INTEGRATED CONTACT-AND-SUPPORT ASSEMBLIES AND METHODS OF MAKING THE SAME(통합 접촉-및-지지 어셈블리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법)"으로 명명된 미국 비임시 출원(U.S. Nonprovisional Application) 제18/351,828호의 모든 목적에 대한 이익을 주장하며, 이의 전체 내용은 본원에 참조로서 통합된다. 기술분야 본 개시는 대체적으로 반도체 디바이스 분야에 관련된 것으로서, 특히, 통합 접촉-및-지지 어셈블리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법에 관련된 것이다. 셀당 1 비트를 갖는 3차원 수직 NAND 스트링들은 논문(Endoh et al., "Novel Ultra High Density Memory With A Stacked-Surrounding Gate Transistor (S-SGT) Structured Cell", IEDM Proc. (2001) 33-36)에 개시되어 있다. 본 개시의 일 양태에 따르면, 반도체 구조체는, 절연 레이어 및 전기 전도성 레이어의 교번 스택, 교번 스택을 통해 수직으로 연장되는 메모리 개구부, 메모리 개구부 내에 위치된, 수직 채널 및 메모리 소자를 포함하는 메모리 개구부 충전 구조체, 교번 스택을 통해 수직으로 연장되는 접촉 비아 캐비티, 및 접촉 비아 캐비티 내에 위치된 통합 접촉-및-지지 어셈블리를 포함한다. 통합 접촉-및-지지 어셈블리는 유전체 지지 필러 및 접촉 비아 캐비티를 둘러싸는 전기 전도성 레이어의 제1 전기 전도성 레이어의 상부 표면부와 전기적으로 접촉하는 전도성 레이어 접촉 비아 구조체를 포함한다. 유전체 스페이서는 접촉 비아 캐비티 내에 위치되고, 접촉 비아 캐비티 내의 제1 전기 전도성 레이어의 측벽부를 덮고, 제1 전기 전도성 레이어의 상부 표면부 위로 연장된다. 본 개시의 다른 양태에 따르면, 반도체 구조체를 형성하는 방법이 제공되며, 이는: 절연 레이어와 희생 재료 레이어의 교번 스택을 형성하는 단계; 교번 스택을 통해 메모리 스택 구조체를 형성하는 단계이되, 메모리 스택 구조체 각각은 희생 재료 레이어의 레벨에 형성된 메모리 소자의 각각의 수직 반도체 채널 및 각각의 수직 스택을 포함하는, 단계, 단차형 비아 캐비티 주위의 상기 희생 재료 레이어 중 제1 희생 재료 레이어의 환형 표면부가 물리적으로 노출되도록, 교번 스택을 통해 단차형 비아 캐비티를 형성하는 단계, 제1 희생 재료 레이어의 물리적으로 노출된 환형 표면부로부터 희생 플레이트 재료를 선택적으로 성장시킴으로써 희생 환형 플레이트를 형성하는 단계, 희생 재료 레이어를 전기 전도성 레이어로 대체하고, 희생 환형 플레이트를 제1 전기 전도성 레이어 상에 위치된 전도성 환형 패드로 대체하는 단계, 및 전도성 환형 패드와 접촉하는 전도성 레이어 접촉 비아 구조체를 형성하는 단계를 포함한다. 본 개시의 다른 양태에 따르면, 반도체 구조체를 형성하는 방법이 제공되며, 이는: 절연 레이어와 희생 재료 레이어의 교번 스택을 형성하는 단계, 교번 스택을 통해 메모리 스택 구조체를 형성하는 단계이되, 메모리 스택 구조체 각각은 희생 재료 레이어의 레벨에 형성된 메모리 소자의 각각의 수직 반도체 채널 및 각각의 수직 스택을 포함하는, 단계; 교번 스택을 패턴화함으로써 단차형 표면부를 형성하는 단계; 단차형 표면부의 수직 연장 표면부 세그먼트 상에 절연 스페이서를 형성하는 단계; 절연 스페이서 및 단차형 표면부의 수평 표면부 세그먼트 위에 에칭 정지 레이어를 형성하는 단계; 에칭 정지 레이어 위에 역-단차형 유전체 재료 부분을 형성하는 단계; 역-단차형 유전체 재료 부분, 에칭 정지 레이어, 및 교번 스택을 통해 비아 캐비티를 형성하는 단계; 역-단차형 유전체 재료 부분 및 희생 재료 레이어에 선택적인 절연 레이어를 측방향으로 오목화함으로써 비아 캐비티를 등방성으로 확장시켜 핀형 비아 캐비티를 형성하는 단계; 핀형 비아 캐비티의 주변 부분에 유전체 재료를 컨포멀하게 증착하는 단계; 유전체 재료를 이방성으로 에칭하여 단차형 비아 캐비티를 형성하는 단계이되, 유전체 재료의 나머지 부분은 핀형 유전체 지지 필러를 포함하는, 단계; 희생 재료 레이어를 전기 전도성 레이어로 대체하는 단계; 및 전기 전도성 레이어 중 제1 전기 전도성 레이어의 상단 표면부와 접촉하는 전도성 레이어 접촉 비아 구조체를 형성하는 단계를 포함한다. 도 1a는 본 개시의 제1 구현예에 따른, 반도체 디바이스, 하부 레벨 유전체 레이어, 하부 레벨 금속 상호연결 구조체, 및 인-프로세스(in-process) 소스 레벨 재료 레이어의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 1b는 도 1a의 제1 예시적 구조체의 상부 평면도이다. 수직 평면 A - A'는 도 1a의 수직 단면도의 평면이다. 도 1c는 도 1b의 수직 평면 C - C'를 따른 제1 예시적 구조체의 수직 단면도이다. 도 2는 본 개시의 제1 구현예에 따른, 제1 절연 레이어 및 제1 스페이서 재료 레이어의 제1 수직 교번 시퀀스의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 3은 본 개시의 제1 구현예에 따른, 제1 단차형 표면부, 제1 역-단차형 유전체 재료 부분, 및 티어-간 유전체 레이어를 패턴화한 후의 제1 예시적 구조체의 수직 단면도이다. 도 4a는 본 개시의 제1 구현예에 따른, 제1 티어 메모리 개구부의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 4b는 도 4a의 제1 예시적 구조체의 상부 평면도이다. 지그재그 수직 평면 A - A'은 도 4a의 수직 단면도의 평면에 해당한다. 도 5는 본 개시의 제1 구현예에 따른, 희생 메모리 개구부 충전 부분의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 6은 본 개시의 제1 구현예에 따른, 제2 절연 레이어 및 제2 스페이서 재료 레이어, 제2 단차형 표면부, 제2 역-단차형 유전체 재료 부분, 및 드레인-선택-레벨 격리 구조체의 제2 수직 교번 시퀀스의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 7a는 본 개시의 제1 실시예에 따른, 제2 티어 메모리 개구부의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 7b는 도 7a의 수평 평면 B - B'을 따른 제1 예시적 구조체의 수평 단면도이다. 지그재그 수직 평면 A - A'은 도 7a의 수직 단면도의 평면에 해당한다. 도 8은 본 개시의 제1 구현예에 따른, 티어-간 메모리 개구부의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 9a 내지 도 9d는 본 개시의 제1 구현예에 따른, 메모리 개구부 충전 구조체의 형성 동안의 티어-간 메모리 개구부의 순차적 수직 단면도이다. 도 10a는 본 개시의 제1 구현예에 따른, 메모리 개구부 충전 구조체의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 10b는 도 10a의 수평 평면 B - B'를 따른 제1 예시적 구조체의 수평 단면도이다. 지그재그 수직 평면 A - A'은 도 10a의 수직 단면도의 평면에 해당한다. 도 11a 내지 도 11g는 본 개시의 제1 구현예에 따른, 인-프로세스 통합 접촉-및-지지 어셈블리의 형성 동안의 제1 예시적 구조체의 계단식 영역의 순차적 수직 단면도이다. 도 12a는 본 개시의 제1 구현예에 따른, 후면 트렌치의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 12b는 도 12a의 수평 평면 B - B'를 따른 제1 예시적 구조체의 수평 단면도이다. 지그재그 수직 평면 A - A'은 도 12a의 수직 단면도의 평면에 해당한다. 도 13a 내지 도 13e는 본 개시의 제1 구현예에 따른, 소스 레벨 재료 레이어의 형성 동안의 제1 예시적 구조체의 영역의 순차적 수직 단면도를 예시한다. 도 14는 본 개시의 제1 구현예에 따른, 소스 레벨 재료 레이어의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 15는 본 개시의 제1 구현예에 따른, 후면 오목부의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 16a는 본 개시의 제1 구현예에 따른, 후면 오목부 내의 전기 전도성 레이어의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 16b는 도 16a의 수평 평면 B - B'를 따른 제1 예시적 구조체의 수평 단면도이다. 지그재그 수직 평면 A - A'은 도 16a의 수직 단면도의 평면에 해당한다. 도 17은 본 개시의 제1 구현예에 따른, 후면 트렌치 충전 구조체의 형성 후의 제1 예시적 구조체의 수직 단면도이다. 도 18a 내지 도 18f는 본 발명의 제1 구현예에 따른, 통합 접촉-및-지지 어셈블리, 드레인 접촉 비아 구조체, 및 연결 비아 구조체의 형성 동안의 제1 예시적 구조체의 계단식 영역의 순차적 수직 단면도이다. 도 18g는 본 발명의 제1 구현예에 따른, 통합 접촉-및-지지 어셈블리, 드레인 접촉 비아 구조체, 및 연결 비아 구조체의 형성 이후의, 제1 예시적 구조체의 대안적인 구성에서의 계단식 영역의 수직 단면도이다. 도 19a 및 도 19b는 본 개시의 제2 구현예에 따른, 인-프로세스 통합 접촉-및-지지 어셈블리의 형성 동안의 제2 예시적 구조체의 계단식 영역의 순차적 수직 단면도이다. 도 20a 내지 도 20e는 본 개시의 제2 구현예에 따른, 통합 접촉-및-지지 어셈블리, 드레인 접촉 비아 구조체, 및 연결 비아 구조체의 형성 동안의 제2 예시적 구조체의 계단식 영역의 순차적 수직 단면도이다. 도 21a 내지 도 21g는 본 개시의 제3 구현예에 따른, 인-프로세스 통합 접촉-및-지지 어셈블리의 형성 동안의 제3 예시적 구조체의 계단식 영역의 순차적 수직 단면도이다. 도 22a 내지 도 22f는 본 발명의 제3 구현예