KR-102960323-B1 - METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE AND A SEMICONDUCTOR PACKAGE

Abstract

본 발명의 일 실시예는, 접속 단자를 포함하는 반도체 칩, 상기 반도체 칩 주변에 배치된 수직 연결 도체, 및 상기 반도체 칩 및 상기 수직 연결 도체의 적어도 일부를 봉합하는 봉합재를 포함하고, 상기 접속 단자 및 상기 수직 연결 도체 각각의 적어도 일부가 노출된 전면 및 상기 전면의 반대에 위치하는 후면을 갖는 기판 구조체를 형성하는 단계; 적어도 한층 이상의 제1 절연층, 및 상기 적어도 한층 이상의 제1 절연층 내에 배치된 제1 재배선 도체를 포함하고, 상기 제1 재배선 도체의 적어도 일부가 노출된 제1 면을 갖는 제1 재배선 구조체를 형성하는 단계; 적어도 한층 이상의 제2 절연층, 및 상기 적어도 한층 이상의 제2 절연층 내에 배치된 제2 재배선 도체를 포함하고, 상기 제2 재배선 도체의 적어도 일부가 노출된 제2 면을 갖는 제2 재배선 구조체를 형성하는 단계; 상기 기판 구조체의 상기 전면 상에 제1 도전성 입자를 포함하는 제1 이방성 도전 필름을 부착하는 단계; 상기 제1 면 상에 노출된 상기 제1 재배선 도체가 상기 제1 도전성 입자를 통해서 상기 전면 상에 노출된 상기 접속 단자 또는 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 전면 상에 상기 제1 재배선 구조체를 압착하는 단계; 상기 기판 구조체의 상기 후면 상에 제2 도전성 입자를 포함하는 제2 이방성 도전 필름을 부착하는 단계; 및 상기 제2 면 상에 노출된 상기 제2 재배선 도체가 상기 제2 도전성 입자를 통해서 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 후면 상에 상기 제2 재배선 구조체를 압착하는 단계를 포함하는 반도체 패키지의 제조방법를 제공한다.

Inventors

• 강정훈

Assignees

• 삼성전자주식회사

Dates

Publication Date

20260506

Application Date

20210702

Claims (20)

1. 접속 단자를 포함하는 반도체 칩, 상기 반도체 칩 주변에 배치된 수직 연결 도체, 및 상기 반도체 칩 및 상기 수직 연결 도체의 적어도 일부를 봉합하는 봉합재를 포함하고, 상기 접속 단자 및 상기 수직 연결 도체 각각의 적어도 일부가 노출된 전면 및 상기 전면의 반대에 위치하는 후면을 갖는 기판 구조체를 형성하는 단계; 적어도 한층 이상의 제1 절연층, 및 상기 적어도 한층 이상의 제1 절연층 내에 배치된 제1 재배선 도체를 포함하고, 상기 제1 재배선 도체의 적어도 일부가 노출된 제1 면을 갖는 제1 재배선 구조체를 형성하는 단계; 적어도 한층 이상의 제2 절연층, 및 상기 적어도 한층 이상의 제2 절연층 내에 배치된 제2 재배선 도체를 포함하고, 상기 제2 재배선 도체의 적어도 일부가 노출된 제2 면을 갖는 제2 재배선 구조체를 형성하는 단계; 상기 기판 구조체의 상기 전면 상에 제1 도전성 입자를 포함하는 제1 이방성 도전 필름을 부착하는 단계; 상기 제1 면 상에 노출된 상기 제1 재배선 도체가 상기 제1 도전성 입자를 통해서 상기 전면 상에 노출된 상기 접속 단자 또는 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 전면 상에 상기 제1 재배선 구조체를 압착하는 단계; 상기 기판 구조체의 상기 후면 상에 제2 도전성 입자를 포함하는 제2 이방성 도전 필름을 부착하는 단계; 및 상기 제2 면 상에 노출된 상기 제2 재배선 도체가 상기 제2 도전성 입자를 통해서 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 후면 상에 상기 제2 재배선 구조체를 압착하는 단계를 포함하고, 상기 기판 구조체를 형성하는 단계, 상기 제1 재배선 구조체를 형성하는 단계, 및 상기 제2 재배선 구조체를 형성하는 단계는 각각 독립적으로 수행되는 반도체 패키지의 제조방법.
2. 삭제
3. 제1 항에 있어서, 상기 제1 재배선 구조체를 압착하는 단계, 및 상기 제2 재배선 구조체를 압착하는 단계는 열압착 본딩 또는 열초음파 본딩에 의해 수행되는 반도체 패키지의 제조방법.
4. 제3 항에 있어서, 상기 제1 재배선 구조체를 압착하는 단계, 및 상기 제2 재배선 구조체를 압착하는 단계는 100℃ 내지 300℃ 범위의 온도에서 수행되는 반도체 패키지의 제조방법.
5. 제1 항에 있어서, 상기 제1 및 제2 이방성 도전 필름은 상기 제1 및 제2 도전성 입자들이 분산된 절연성 수지를 포함하는 반도체 패키지의 제조방법.
6. 제1 항에 있어서, 상기 제1 및 제2 도전성 입자들은 1㎛ ~ 50㎛ 범위의 직경을 갖는 코어 입자의 표면에 도전성 물질이 코팅된 형태를 갖는 반도체 패키지의 제조방법.
7. 제1 항에 있어서, 상기 제1 및 제2 이방성 도전 필름은 5㎛ ~ 50㎛ 범위의 두께를 갖는 반도체 패키지의 제조방법.
8. 수직 연결 도체 및 반도체 칩이 포함된 기판 구조체를 형성하는 단계; 제1 재배선 도체가 포함된 제1 재배선 구조체를 형성하는 단계; 제2 재배선 도체가 포함된 제2 재배선 구조체를 형성하는 단계; 및 도전성 입자가 포함된 이방성 도전 필름을 이용하여, 상기 기판 구조체의 전면 및 후면 상에 각각 상기 제1 재배선 구조체 및 상기 제2 재배선 구조체를 압착하는 단계를 포함하고, 상기 기판 구조체를 형성하는 단계, 상기 제1 재배선 구조체를 형성하는 단계, 및 상기 제2 재배선 구조체를 형성하는 단계는 각각 독립적으로 수행되고, 상기 제1 재배선 도체는 상기 도전성 입자에 의해 상기 수직 연결 도체 및 상기 반도체 칩과 전기적으로 연결되고, 상기 제2 재배선 도체는 상기 도전성 입자에 의해 상기 수직 연결 도체와 전기적으로 연결되는 반도체 패키지의 제조방법.
9. 제8 항에 있어서, 상기 기판 구조체를 형성하는 단계는, 테이프 캐리어 상에 상기 수직 연결 도체 및 상기 반도체 칩을 배치하는 단계, 및 상기 반도체 칩 및 상기 수직 연결 도체의 적어도 일부를 봉합하는 봉합재를 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
10. 제9 항에 있어서, 상기 기판 구조체를 형성하는 단계는, 상기 봉합재 상의 후면 배선층 및 상기 수직 연결 도체의 상부를 덮는 상기 봉합재의 일부를 관통하여 상기 후면 배선층과 상기 수직 연결 도체를 연결하는 후면 비아를 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.
11. 제9 항에 있어서, 상기 기판 구조체를 형성하는 단계는, 상기 기판 구조체의 후면 상에 상기 수직 연결 도체의 적어도 일부가 노출되도록, 상기 수직 연결 도체의 상부를 덮는 상기 봉합재의 일부를 제거하는 단계를 더 포함하는 반도체 패키지의 제조방법.
12. 제8 항에 있어서, 상기 제1 재배선 구조체를 형성하는 단계는, 제1 캐리어 상에 제1 외곽 재배선층을 형성하는 단계; 상기 제1 외곽 재배선층을 덮는 제1 외곽 절연층을 형성하는 단계; 상기 제1 외곽 절연층 상의 제1 내부 재배선층, 및 상기 제1 외곽 절연층을 관통하여 상기 제1 외곽 재배선층과 상기 제1 내부 재배선층을 연결하는 제1 재배선 비아를 형성하는 단계; 및 상기 제1 내부 재배선층을 덮는 제1 내부 절연층, 및 상기 제1 내부 절연층 상으로 돌출된 제1 돌출 패드를 형성하는 단계를 포함하고, 상기 제1 재배선 도체는 상기 제1 외곽 재배선층, 상기 제1 재배선 비아, 상기 제1 내부 재배선층, 및 상기 제1 돌출 패드를 포함하는 반도체 패키지의 제조방법.
13. 제12 항에 있어서, 상기 이방성 도전 필름은, 상기 제1 재배선 구조체 및 상기 기판 구조체의 사이에 개재되고 제1 도전성 입자를 포함하는 제1 이방성 도전 필름을 포함하고, 상기 제1 재배선 구조체는 상기 제1 돌출 패드가 상기 제1 이방성 도전 필름에 매립되도록 상기 기판 구조체의 상기 전면 상에 압착되는 반도체 패키지의 제조방법.
14. 제8 항에 있어서, 상기 제2 재배선 구조체를 형성하는 단계는, 제2 캐리어 상에 제2 외곽 재배선층을 형성하는 단계, 상기 제2 외곽 재배선층을 덮는 제2 외곽 절연층을 형성하는 단계, 상기 제2 외곽 절연층 상의 제2 내부 재배선층, 및 상기 제2 외곽 절연층을 관통하여 상기 제2 외곽 재배선층과 상기 제2 내부 재배선층을 연결하는 제2 재배선 비아를 형성하는 단계, 및 상기 제2 내부 재배선층을 덮는 제2 내부 절연층, 및 상기 제2 내부 절연층 상으로 돌출된 제2 돌출 패드를 형성하는 단계를 포함하고, 상기 제2 재배선 도체는 상기 제2 외곽 재배선층, 상기 제2 재배선 비아, 상기 제2 내부 재배선층, 및 상기 제2 돌출 패드를 포함하는 반도체 패키지의 제조방법.
15. 제14 항에 있어서, 상기 이방성 도전 필름은, 상기 제2 재배선 구조체 및 상기 기판 구조체의 사이에 개재되고 제2 도전성 입자를 포함하는 제2 이방성 도전 필름을 포함하고, 상기 제2 재배선 구조체는 상기 제2 돌출 패드가 상기 제2 이방성 도전 필름에 매립되도록 상기 기판 구조체의 상기 후면 상에 압착되는 반도체 패키지의 제조방법.
16. 적어도 하나의 관통홀 및 상기 적어도 하나의 관통홀의 주변에 배치된 수직 연결 도체를 포함하는 기판, 상기 관통홀 내에 배치되고 접속 단자를 갖는 적어도 하나의 반도체 칩, 및 상기 관통홀을 채우는 봉합재를 포함하고, 상기 접속 단자 및 상기 수직 연결 도체 각각의 적어도 일부가 노출된 전면 및 상기 전면의 반대에 위치하는 후면을 갖는 기판 구조체를 형성하는 단계; 제1 재배선 도체를 포함하고, 상기 제1 재배선 도체의 적어도 일부가 노출된 제1 면을 갖는 제1 재배선 구조체를 형성하는 단계; 제2 재배선 도체를 포함하고, 상기 제2 재배선 도체의 적어도 일부가 노출된 제2 면을 갖는 제2 재배선 구조체를 형성하는 단계; 상기 기판 구조체의 상기 전면 상에 제1 도전성 입자를 포함하는 제1 이방성 도전 필름을 부착하는 단계; 상기 제1 면 상에 노출된 상기 제1 재배선 도체가 상기 제1 도전성 입자를 통해서 상기 전면 상에 노출된 상기 접속 단자 또는 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 전면 상에 상기 제1 재배선 구조체를 압착하는 단계; 상기 기판 구조체의 상기 후면 상에 제2 도전성 입자를 포함하는 제2 이방성 도전 필름을 부착하는 단계; 및 상기 제2 면 상에 노출된 상기 제2 재배선 도체가 상기 제2 도전성 입자를 통해서 상기 수직 연결 도체와 전기적으로 연결되도록, 상기 기판 구조체의 상기 후면 상에 상기 제2 재배선 구조체를 압착하는 단계를 포함하고, 상기 기판 구조체를 형성하는 단계, 상기 제1 재배선 구조체를 형성하는 단계, 및 상기 제2 재배선 구조체를 형성하는 단계는 각각 독립적으로 수행되는 반도체 패키지의 제조방법.
17. 접속 단자를 갖는 반도체 칩; 상기 반도체 칩 주변에 배치된 수직 연결 도체; 상기 반도체 칩 및 상기 수직 연결 도체의 적어도 일부를 봉합하고, 상기 접속 단자 및 상기 수직 연결 도체 각각의 적어도 일부가 노출된 전면 및 상기 전면의 반대에 위치하는 후면을 갖는 봉합재; 상기 전면 상에 배치되고, 상기 접속 단자 및 상기 수직 연결 도체에 전기적으로 연결된 제1 재배선 도체를 포함하는 제1 재배선 구조체; 상기 후면 상에 배치되고, 상기 수직 연결 도체에 전기적으로 연결되는 제2 재배선 도체를 포함하는 제2 재배선 구조체; 상기 전면과 상기 제1 재배선 구조체의 사이에 배치되며, 제1 도전성 입자를 포함하는 제1 이방성 도전 필름; 및 상기 후면과 상기 제2 재배선 구조체의 사이에 배치되며, 제2 도전성 입자를 포함하는 제2 이방성 도전 필름을 포함하고, 상기 제1 재배선 도체는, 상기 반도체 칩 및 상기 수직 연결 도체를 향하는 제1 상면 및 상기 제1 상면의 반대인 제1 하면을 갖는 제1 재배선층, 상기 제1 재배선층의 상기 제1 상면에 배치되고, 상기 제1 도전성 입자를 통해서 상기 접속 단자 또는 상기 수직 연결 도체와 전기적으로 연결되는 제1 돌출 패드, 및 상기 제1 재배선층의 상기 제1 하면에 연결되고, 상기 제1 하면에서 멀어질수록 폭이 감소하는 제1 재배선 비아를 포함하고, 상기 제2 재배선 도체는, 상기 반도체 칩 및 상기 수직 연결 도체를 향하는 제2 하면 및 상기 제2 하면의 반대인 제2 상면을 갖는 제2 재배선층, 상기 제2 재배선층의 상기 제2 하면에 배치되고, 상기 제2 도전성 입자를 통해서 상기 수직 연결 도체와 전기적으로 연결되는 제2 돌출 패드, 및 상기 제2 재배선층의 상기 제2 상면에 연결되고, 상기 제2 상면에서 멀어질수록 폭이 감소하는 제2 재배선 비아를 포함하는 반도체 패키지.
18. 제17 항에 있어서, 상기 제1 돌출 패드는 상기 제1 이방성 도전 필름에 매립되고, 상기 제2 돌출 패드는 상기 제2 이방성 도전 필름에 매립되는 반도체 패키지.
19. 제18 항에 있어서, 상기 제2 재배선 도체는 상기 제2 돌출 패드의 반대에 위치한 복수의 연결 패드들을 포함하고, 상기 복수의 연결 패드들 사이의 간격은 15㎛ ~ 25㎛의 범위인 반도체 패키지.
20. 제19 항에 있어서, 상기 복수의 연결 패드들 각각의 폭은 300㎛ 이하인 반도체 패키지.

Description

반도체 패키지의 제조방법 및 반도체 패키지 {METHOD FOR MANUFACTURING A SEMICONDUCTOR PACKAGE AND A SEMICONDUCTOR PACKAGE} 본 발명은 반도체 패키지의 제조방법 및 반도체 패키지에 관한 것이다. 최근 전자 장치의 고성능화 및 소형화 추세에 따라서 반도체 패키징 분야에서는 하부 패키지와 상부 패키지가 수직으로 적층된 패키지 온 패키지(POP) 기술이 개발되고 있다. 여기서, 하부 패키지는 메인 기판과 연결을 위한 제1 재배선 도체 및 상부 패키지와 연결을 위한 제2 재배선 도체를 필요로 한다. 따라서, 제1 재배선 도체부터 제2 재배선 도체까지 순차적으로 형성되는 경우, 하부 패키지의 제조공정시간(Turnaround time, TAT)이 증가된다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 흐름도이다. 도 2는 본 발명의 일 실시예에 따른 제1 재배선 구조체의 제조과정을 설명하기 위한 흐름도이다. 도 3a 내지 3e는 도 2의 제1 재배선 구조체의 제조과정을 설명하기 위해서 공정 순서에 따라서 도시된 단면도들이다. 도 4는 본 발명의 일 실시예에 따른 제2 재배선 구조체의 제조과정을 설명하기 위한 흐름도이다. 도 5a 내지 5c는 도 4의 제2 재배선 구조체의 제조과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다. 도 6은 본 발명의 일 실시예에 따른 기판 구조체의 제조과정을 설명하기 위한 흐름도이다. 도 7a 내지 7d는 도 6의 기판 구조체의 제조과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다. 도 8은 본 발명의 일 실시예에 따른 기판 구조체와 제1 및 제2 재배선 구조체의 부착과정을 설명하기 위한 흐름도이다. 도 9a 내지 9f는 도 8의 부착과정을 설명하기 위해서 공정 순서에 따라 도시된 단면도들이다. 도 10a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이고, 도 10b는 도 10a의 I-I' 선에 따른 절단면을 도시하는 평면도이다. 도 11은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다. 도 12는 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다. 도 13은 본 발명의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법(S100)을 설명하기 위한 흐름도이다. 도 1을 참조하면, 일 실시예의 반도체 패키지의 제조방법(S100)은 제1 재배선 구조체를 형성하는 단계(S110), 제2 재배선 구조체를 형성하는 단계(S120), 기판 구조체를 형성하는 단계(S130), 및 기판 구조체의 전면 및 후면 상에 제1 및 제2 재배선 구조체를 부착하는 단계(S140)를 포함할 수 있다. 여기서, 기판 구조체를 형성하는 단계(S130), 제1 재배선 구조체를 형성하는 단계(S110), 및 제2 재배선 구조체를 형성하는 단계(S120)는 각각 독립적으로 수행될 수 있다. 즉, 기판 구조체를 형성하는 단계(S130), 제1 재배선 구조체를 형성하는 단계(S110), 및 제2 재배선 구조체를 형성하는 단계(S120)는 병렬적으로 진행될 수 있다. 개별적으로 제조된 제1 및 제2 재배선 구조체가 기판 구조체의 반도체 칩 및/또는 수직 연결 도체와 전기적으로 연결되도록 기판 구조체의 전면 및 후면에 결합됨으로써, 반도체 패키지를 완성할 수 있다. 패키지 온 패키지(POP) 구조의 하부 패키지는 메인 기판과 연결을 위한 제1 재배선 도체 및 상부 패키지와 전기적 연결을 위한 제2 재배선 도체를 포함할 수 있다. 제1 및 제2 재배선 도체는 미세 피치의 재배선층 및 재배선 비아들로 구성되기 때문에, 반도체 칩이 몰딩된 기판 구조체와 함께 제1 및 제2 재배선 도체를 순차적으로 형성하는 경우 상당한 기간의 제조공정시간(Turnaround time, TAT)이 소요된다. 또한, 이 경우 다층 적층 공정 중 워피지(warpage), 공정 오차, 열변형 등이 발생하기 때문에, 상대적으로 나중에 형성되는 재배선층(예를 들어, 제2 재배선 도체)은 미세 피치로 형성되기 어렵다. 반면, 본 발명은, 미세 피치의 재배선층을 포함하는 제1 및 제2 재배선 구조체들과 반도체 칩이 몰딩된 기판 구조체를 각각 독립적인 제조공정에서 병행 제작하고, 이들을 결합하여 반도체 패키지를 완성함으로써, 제조공정시간(TAT)를 대폭 감축시킬 수 있다. 또한, 제1 및 제2 재배선 구조체들을 각각 독립적인 제조 공정에서 제작하므로, 다층 적층 공정 중 발생되는 왜곡량을 최소화하고, 미세 피치의 재배선 도체를 갖는 제1 및 제2 재배선 구조체들을 생산할 수 있다. 여기서, 제조공정시간(TAT)은 집적회로가 형성된 반도체 웨이퍼로부터 반도체 패키지를 제조하는데 소요되는 총 시간으로 이해될 수 있다. 제1 재배선 구조체를 형성하는 단계(S110)는 미세 피치의 재배선 도체를 포함하는 전면 재배선 구조체를 형성하는 단계이다. 여기서, 전면 재배선 구조체는 반도체 패키지가 메인 기판 상에 표면 실장된 경우, 메인 기판에 인접하게 배치된 재배선 구조체를 의미한다. 예를 들어, 제1 재배선 구조체를 형성하는 단계(S110)에서, 적어도 한층 이상의 제1 절연층, 및 적어도 한층 이상의 제1 절연층 내에 배치된 제1 재배선 도체를 포함하고, 제1 재배선 도체의 적어도 일부가 노출된 제1 면을 갖는 제1 재배선 구조체가 형성될 수 있다. 이에 대해서는, 도 2 내지 3e를 참조하여 후술한다. 제2 재배선 구조체를 형성하는 단계(S120)는 미세 피치의 재배선 도체를 포함하는 후면 재배선 구조체를 형성하는 단계이다. 여기서, 후면 재배선 구조체는 반도체 패키지가 메인 기판 상에 표면 실장된 경우, 메인 기판에 인접한 전면 재배선 구조체의 반대에 배치된 재배선 구조체를 의미한다. 예를 들어, 제2 재배선 구조체를 형성하는 단계(S120)에서, 적어도 한층 이상의 제2 절연층, 및 적어도 한층 이상의 제2 절연층 내에 배치된 제2 재배선 도체를 포함하고, 제2 재배선 도체의 적어도 일부가 노출된 제2 면을 갖는 제2 재배선 구조체가 형성될 수 있다. 이에 대해서는, 도 4 내지 5c를 참조하여 후술한다. 기판 구조체를 형성하는 단계(S130)는 봉합재를 이용하여 수직 연결 도체 및 반도체 칩을 몰딩하는 단계이다. 여기서, 기판 구조체는 제1 및 제2 재배선 구조체의 사이에 배치되며, 반도체 칩 및 수직 연결 도체가 절연성 수지에 의해 봉합된 반도체 칩 구조체를 의미한다. 예를 들어, 기판 구조체를 형성하는 단계(S130)에서, 접속 단자가 배치된 활성면을 갖는 반도체 칩, 반도체 칩 주변에 배치된 수직 연결 도체, 및 반도체 칩 및 수직 연결 도체의 적어도 일부를 봉합하는 봉합재를 포함하고, 접속 단자 및 수직 연결 도체 각각의 적어도 일부가 노출된 전면 및 전면의 반대에 위치하고, 수직 연결 도체의 적어도 일부가 노출된 후면을 갖는 기판 구조체가 형성될 수 있다. 이에 대해서는, 도 6 내지 7d를 참조하여 후술한다. 기판 구조체의 전면 및 후면 상에 제1 및 제2 재배선 구조체를 부착하는 단계(S140)는 도전성 입자가 포함된 이방성 도전 필름을 이용하여, 기판 구조체의 전면 및 후면 상에 각각 제1 재배선 구조체 및 제2 재배선 구조체를 부착하는 단계이다. 이방성 도전 필름은 절연성 필름 내에 미세 크기의 도전성 입자가 혼합된 접착 필름이다. 이방성 도전 필름은, 기판 구조체와 제1 및 제2 재배선 구조체의 사이에 이방성 도전 필름을 위치시킨 후 압착한 경우, 압착 방향으로의 전기 전도성 및 압착 방향에 수직한 방향으로의 전기 절연성을 가질 수 있다. 또한, 절연성 필름을 구성하는 수지는 기판 구조체와 제1 및 제2 재배선 구조체를 부착시키는 접착성을 갖는다. 예를 들어, 이방성 도전 필름을 이용하여 기판 구조체와 제1 및 제2 재배선 구조체를 부착한 경우, 제1 재배선 구조체의 제1 재배선 도체는 도전성 입자에 의해 기판 구조체의 수직 연결 도체 및 반도체 칩과 전기적으로 연결되고, 제2 재배선 구조체의 제2 재배선 도체는 도전성 입자에 의해 기판 구조체의 수직 연결 도체와 전기적으로 연결될 수 있다. 이에 대해서는, 도 8 내지 9f를 참조하여 후술한다. 도 2는 본 발명의 일 실시예에 따른 제1 재배선 구조체의 제조과정(S110)을 설명하기 위한 흐름도이고, 도 3a 내지 3e는 도 2의 제1 재배선 구조체의 제조과정(S110)을 설명하기 위해서 공정 순서에 따라서 도시된 단면도들이다. 도 2 내지 3e를 참조하면, 제1 재배선 구조체를 형성하는 단계(S110)는 제1 절연층(111) 및 제1 절연층(111) 내의 제1 재배선 도체(115)를 형성하는 단계이다. 일 실시예에서, 제1 재배선 구조체를 형성하는 단계(S110)는 제1 외곽 재배선층(112a)을 형성하는 단계(S111)(도 3a 참조), 제1 외곽 절연층(111a)을 형성하는 단계(S112)(도 3b 참조), 제1 내부 재배선층(112b) 및 제1 재배선 비아(113)를 형성하는 단계(S113)(도 3c 참조), 제1 내부 절연층(111b)을 형성하는 단계(S114)(도 3d 참조), 및 제1 돌출 패드(114)를 형성하는 단계(S115)(도 3e 참조)를 포함할 수 있다. 여기서, 제1 외곽 절연층(111a) 및 제1 내부 절연층(111b)는 상기 제1 절연층(111)을 구성하고, 제1 외곽 재배선층(112a), 제1 재배선 비아(113), 제1 내부 재배선층(112b), 및 제1 돌출 패드(114)는 상기 제1 재배선 도체(115)를 구성할 수 있다. 다시, 도 3a를 참조하면, 먼저, 제1 캐리어(C1) 상에 제1 외곽 재배선층(112a)을 형성할 수 있다(S111). 일례로, 제1 캐리어(C1)는 동박적층판(Copper Clad Laminate, CCL)을 포함할 수 있다. 제1 캐리어(C1)의 상면에는 제1 캐리어(C1)의 박리를 위한 이형층(release layer)(R1)이 배치될 수 있다. 제1 외곽 재배선층(112a)은, 무전해도금, PVD