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KR-102960324-B1 - METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE

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Abstract

본 발명의 일 실시예는, 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계; 반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계; 상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계; 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계; 상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키는 단계; 및 상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.

Inventors

  • 석경림
  • 김대우
  • 이석현

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20210813

Claims (10)

  1. 관통 실리콘 비아를 포함하는 반도체 기판의 일면에 제1 절연층 및 상기 제1 절연층을 관통하는 제1 전극 패드를 형성하여 반도체 칩을 형성하는 단계; 반도체 웨이퍼의 상면에 제2 절연층 및 상기 제2 절연층을 관통하는 제2 전극 패드를 형성하는 단계; 상기 반도체 칩의 상기 제1 절연층 및 상기 제1 전극 패드를 상기 반도체 웨이퍼의 상기 제2 절연층 및 상기 제2 전극 패드에 각각 접합시켜 상기 반도체 웨이퍼에 상기 반도체 칩을 실장하는 단계; 상기 반도체 칩의 상부면을 식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 제1 물질로 덮어 제1 봉합층을 형성하는 단계; 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 제2 물질로 상기 제1 봉합층을 덮어 제2 봉합층을 형성하는 단계; 상기 제2 봉합층의 상부면을 그라인딩하여 상기 관통 실리콘 비아를 노출시키되, 상기 제2 봉합층의 일부는 상기 관통 실리콘 비아 사이에 잔존하는 단계; 및 상기 제2 봉합층의 상기 상부면에 상기 노출된 상기 관통 실리콘 비아와 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  2. 제1항에 있어서, 상기 제2 봉합층을 형성하는 단계 전에, 상기 반도체 웨이퍼 및 상기 제1 절연층의 일 영역을 제거하여, 상기 반도체 웨이퍼를 개별 소자 단위로 분할하는 트렌치를 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  3. 제2항에 있어서, 상기 제2 봉합층을 형성하는 단계는, 상기 제2 물질로 상기 트렌치를 채우는 반도체 패키지 제조 방법.
  4. 제1항에 있어서, 상기 제1 물질은 상기 제2 물질과 상이한 반도체 패키지 제조 방법.
  5. 제1항에 있어서, 상기 제1 물질은 무기 물질(inorganic material)을 포함하는 반도체 패키지 제조 방법.
  6. 제1항에 있어서, 상기 무기 필러는 실리콘 산화물 또는 실리콘 질화물 중 적어도 하나를 포함하는 반도체 패키지 제조 방법.
  7. 제1항에 있어서, 상기 제1 물질은 상기 제2 물질과 동일한 물질을 포함하며, 상기 동일한 물질은 SiO x 를 포함하는 반도체 패키지 제조 방법.
  8. 관통 실리콘 비아를 포함하는 반도체 칩을 반도체 웨이퍼에 상부면에 하이브리드 본딩(hybrid bonding)하는 단계; 상기 반도체 칩의 표면을 습식식각하여 상기 관통 실리콘 비아를 노출시키는 단계; 상기 노출된 상기 관통 실리콘 비아를 유기 수지(organic resin) 및 무기 필러(inorganic filler)를 포함하는 물질로 덮어 봉합층을 형성하는 단계; 상기 봉합층의 상부면을 제거하여 상기 관통 실리콘 비아를 노출시키되, 상기 봉합층의 일부는 상기 관통 실리콘 비아 사이에 잔존하는 단계; 및 상기 관통 실리콘 비아에 전기적으로 접속되는 재배선 구조를 형성하는 단계를 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서, 상기 봉합층을 형성하는 단계 전에, 상기 노출된 상기 관통 실리콘 비아를 상기 봉합층과 상이한 물질로 덮어 보호층을 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.
  10. 제8항에 있어서, 상기 봉합층을 형성하는 단계 전에, 상기 반도체 웨이퍼의 상기 상부면의 일 영역을 제거하여, 상기 반도체 웨이퍼를 개별 소자 단위로 분할하는 트렌치를 형성하는 단계를 더 포함하는 반도체 패키지 제조 방법.

Description

반도체 패키지 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE} 본 발명은 반도체 패키지 제조 방법에 관한 것이다. 전자기기에 장착되는 반도체 패키지는 소형화와 함께 고성능 및 대용량화가 요구된다. 이를 구현하기 위하여, 관통 실리콘 비아(through silicon via)를 포함하는 반도체 칩들을 수직 방향으로 적층한 반도체 패키지의 연구 및 개발이 이루어지고 있다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 도 1의 'A'부분의 확대도이다. 도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 4는 도 3의 'B'부분의 확대도이다. 도 5는 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 6은 도 5의 'C'부분의 확대도이다. 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다. 도 8 내지 도 15는 도 3 및 도 4에 도시된 패키지 기판의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다. 도 1 및 도 2를 참조하여, 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이고, 도 2는 도 1의 'A'부분의 확대도이다. 도 1 및 도 3를 참조하면, 일 실시예에 의한 반도체 패키지(1000A)는 제1 반도체 칩(200), 제1 반도체 칩(200)의 하면에 배치된 제2 및 제3 반도체 칩(100A, 100B), 봉합층(300), 재배선 구조(500), 하부 전극 패드(610) 및 연결 범프(620)를 포함할 수 있다. 일 실시예는 제1 반도체 칩(200)의 하면(200S2)에 제2 및 제3 반도체 칩(100A, 100B)이 배치된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서, 제1 반도체 칩(200)의 하면(200S2)에 한 개의 반도체 칩이 배치되거나, 3개 이상의 반도체 칩이 배치될 수도 있다. 일 실시예는 제2 및 제3 반도체 칩(100A, 100B)이 동일한 구성인 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서, 제2 및 제3 반도체 칩(100A, 100B)은 상이한 구성일 수도 있다. 제1 내지 제3 반도체 칩(200, 100A, 100B)은, 별도의 연결 부재(예, 솔더 범프, 구리 필라 등) 없이, 직접 부착되는 하이브리드 본딩(hybrid bonding) 구조를 가질 수 있다. 예를 들어, 제1 반도체 칩(200)의 제1 절연층(240)과 제2 및 제3 반도체 칩(100A, 100B)의 제2 절연층(140)은 직접 접합될 수 있다. 또한, 제1 반도체 칩(200)의 제1 전극 패드(250)와 제2 및 제3 반도체 칩(100A, 100B)의 제2 전극 패드(150)는 서로 전기적으로 연결되며 직접 접합될 수 있다. 제1 내지 제3 반도체 칩(200, 100A, 100B)은, 메모리 반도체 칩 또는 로직 반도체 칩일 수 있다. 예를 들어, 메모리 반도체 칩은, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있고, 로직 반도체 칩은 마이크로 프로세서, 아날로그 소자 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 제1 반도체 칩(200)은 제1 기판(210), 제1 소자층(220), 제1 절연층(240) 및 제1 전극 패드(250)를 포함할 수 있다. 제1 반도체 칩(200)은, 제2 및 제3 반도체 칩(100A, 100B)을 통해 입출력 신호를 전달받을 수 있다. 제1 기판(210)은 반도체 물질을 포함할 수 있다. 제1 기판(210)은 반도체 웨이퍼을 개별 소자 단위로 다이싱한 것일 수 있다. 제1 기판(210)은 예를 들어, 실리콘(Si)이나 저마늄(Ge)과 같은 반도체 원소를 포함하거나, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 제1 기판(210)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 제1 기판(210)은 도전 영역, 예컨대, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 제1 기판(210)은 STI(Shallow Trench Isolation) 구조와 같은 다양한 소자분리 구조를 포함할 수 있다. 제1 소자층(220)은 제1 기판(210) 하면 상에 배치되고, 다양한 종류의 소자들을 포함할 수 있다. 예를 들어, 제1 소자층(220)은, planar FET(Field Effect Transistor)이나 FinFET 등의 FET, 플래시(flash) 메모리, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), RRAM(Resistive Random Access Memory) 등의 메모리 소자, AND, OR, NOT 등의 로직 소자, 시스템 LSI(Large Scale Integration), CIS(CMOS Imaging Sensor), MEMS(Micro-Electro-Mechanical System)와 같은 다양한 능동 소자 및/또는 수동 소자를 포함할 수 있다. 제1 절연층(240)은 제1 소자층(220)의 하면을 덮도록 배치될 수 있다. 제1 절연층(240)은 절연성 물질로 이루어 질 수 있다. 예를 들어, 제1 절연층(240)은 실리콘 산화물로 형성될 수 있다. 그러나, 제1 절연층(240)은 실리콘 산화물에 한정되지 않고, SiCN 등으로 형성될 수도 있다. 또한, 제1 절연층(240)은 TEOS(Tetraethylorthosilicate) 및 PE-SiN으로 이루어진 다층 구조로 형성될 수 있다. 제1 전극 패드(250)는 제1 절연층(240)을 관통하여, 제1 소자층(220)의 하부에 배치되고, 제1 소자층(220)의 소자들과 다층 배선층의 배선을 통해 연결될 수 있다. 제1 전극 패드(250)는 원기둥, 또는 사각기둥이나 팔각기둥 등의 다각형 기둥 형태를 가지며, 예를 들어, 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 금(Au) 또는 이들의 조합을 포함하는 물질로 이루어질 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은, 제1 반도체 칩(100)의 하면(100S1)에 배치될 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 각각 제2 기판(110), 제2 소자층(130), 제2 절연층(140), 제2 전극 패드(150), 및 관통 실리콘 비아(Through Silicon Via, 관통 실리콘 비아)(120)를 포함할 수 있다. 제2 및 제3 반도체 칩(100A, 100B)은 제1 반도체 칩(200) 보다 작은 크기일 수 있다. 예를 들어, 제1 반도체 칩(200)의 하면(200S2)에 평행한 방향에서, 제1 반도체 칩(200)의 폭(200W)은 제2 반도체 칩(100A)의 폭(100AW)과 제3 반도체 칩(100B)의 폭(100BW)의 합 보다 클 수 있다. 일 실시예의 경우, 제2 및 제3 반도체 칩(100A, 100B)이 동일한 구성이므로, 이하에서는 제2 반도체 칩(100A)에 대해서만 설명한다. 또한, 제2 반도체 칩(100A)은 상술한 제1 반도체 칩(200)과 동일 또는 유사한 기술적 특징을 포함할 수 있으므로, 중복되는 설명은 생략한다. 제2 반도체 칩(100A)은, 예를 들어, 제2 소자층(130)에 다수의 로직 소자들 및/또는 메모리 소자들을 포함하는 버퍼 칩일 수 있다. 따라서, 제2 반도체 칩(100A)은 상부에 적층된 제1 반도체 칩(200)으로부터의 신호를 외부로 전달하고, 또한, 외부로부터의 신호 및 전원을 제1 반도체 칩(200)으로 전달할 수 있다. 제2 반도체 칩(100A)은 로직 소자들과 메모리 소자들을 통해 로직 기능과 메모리 기능을 함께 수행할 수 있으나, 실시예에 따라, 제2 반도체 칩(100A)은 로직 소자들만을 포함하여 로직 기능만을 수행할 수도 있다. 제2 기판(110)은 제1 기판(210)과 유사하게 실리콘(Si) 등과 같은 반도체 물질을 포함할 수 있다. 제2 소자층(130)은 제2 기판(110)의 상면(110S1)에 배치되고, 제1 소자층(220)과 유사하게 다양한 종류의 소자들을 포함할 수 있다. 제2 소자층(130)은 층간 절연층(131) 및 다층 배선층(132)을 포함할 수 있다. 층간 절연층(131)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 다층 배선층(132)은 다층 배선 및/또는 수직 콘택을 포함할 수 있다. 다층 배선층(132)은 제2 소자층(130)의 소자들을 서로 연결하거나, 소자들을 제2 기판(110)의 도전 영역에 연결할 수 있다. 제2 절연층(140)은 제2 소자층(130)의 상면(130S1)에 배치될 수 있다. 제2 절연층(140)은 제1 절연층(240)과 유사하게 절연성 물질로 이루어 질 수 있다. 예를 들어, 제2 절연층(140)은 제1 절연층(240)과 동일하게 실리콘 산화물 또는 SiCN 등으로 형성될 수 있다. 또한, 제2 절연층(140)은 TEOS(Tetraethylorthosilicate) 및 PE-SiN으로 이루어진 다층 구조로