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KR-102960645-B1 - 광학 장치의 형성 방법 및 광학 장치

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Abstract

광학 장치의 형성 방법으로서, 희생 메사의 실질적으로 수직인 측벽들 상에 스페이서들을 형성하는 단계로, 스페이서들은 제1 전기절연성의 광학적으로 투명한 재료로 형성되며, 메사와 접촉하는 내면 및 반대편의 제2 외면을 구비하는 것인 단계; 스페이서들의 외면 상에 미러층을 형성하기 위해 반사 전기전도성 재료를 증착하는 단계; 스페이서들의 내면들 사이에 포켓을 형성하기 위해 희생 메사를 제거하는 단계; 및 스페이서들의 내면들 사이의 포켓 내에 실질적으로 수직인 측벽들을 구비한 다이를 설치하는 단계를 포함하는, 방법.

Inventors

  • 피노스, 안드레아
  • 메주아리, 사미르
  • 탄, 웨이신
  • 화이트맨, 존 라일

Assignees

  • 플레세이 세미컨덕터스 리미티드

Dates

Publication Date
20260506
Application Date
20210528
Priority Date
20200603

Claims (20)

  1. 광학 장치의 형성 방법으로서, (a) 희생 메사 상에 스페이서들을 형성하는 단계로, 상기 메사는 실질적으로 수직인 측벽들을 구비하고, 상기 스페이서들은 제1 전기절연성의 광학적으로 투명한 재료로 형성되며, 상기 메사의 상기 실질적으로 수직인 측벽들에 대향하는 내면 및 반대편의 외면을 구비하는 것인 단계; (b) 상기 스페이서들의 외면 상에 미러층을 형성하기 위해 반사 전기전도성 재료를 증착하는 단계; (c) 상기 스페이서들의 내면들 사이에 포켓을 형성하기 위해 상기 희생 메사를 제거하는 단계; 및 (d) 상기 스페이서들의 내면들 사이의 상기 포켓 내에 실질적으로 수직인 측벽들을 구비한 다이를 설치하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 스페이서들의 외면은 내면에 대해 각을 이루는, 방법.
  3. 제2항에 있어서, 상기 스페이서들의 외면은 의사 포물선 프로파일을 가지는, 방법.
  4. 제2항에 있어서, 상기 스페이서들의 외면은 0.5의 베지어 계수와 함께 2개의 제어점을 갖는 베지어 곡선에 근사하는 프로파일을 가지는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 스페이서들은 실리콘 질화물, 실리콘 산화물, 또는 주석 산화물로 형성되는, 방법.
  6. 제1항 또는 제2항에 있어서, 상기 다이 및 상기 스페이서들 상에 투명 전도성 산화물을 증착하는 단계를 추가로 포함하는, 방법.
  7. 제6항에 있어서, 상기 투명 전도성 산화물은 인듐 주석 산화물인, 방법.
  8. 제6항에 있어서, 상기 투명 전도성 산화물은 상기 다이에 대한 전기 콘택을 형성하고, 제2 전기 콘택이 상기 다이의 반대면 상에 형성되는, 방법.
  9. 제6항에 있어서, 상기 다이 위의 상기 투명 전도성 산화물 상에 광 추출 특징부를 형성하는 단계를 추가로 포함하는, 방법.
  10. 제9항에 있어서, 상기 광 추출 특징부는 볼록 렌즈의 형태인, 방법.
  11. 제1항 또는 제2항에 있어서, 각각의 상기 스페이서의 외면 상에 제2 전기절연성의 광학적으로 투명한 재료를 증착하는 단계로, 상기 제2 전기절연성의 광학적으로 투명한 재료는 상기 제1 전기절연성의 광학적으로 투명한 재료와 상이한 굴절률을 가지는 것인 단계를 추가로 포함하는, 방법.
  12. 제11항에 있어서, 상기 제1 전기절연성의 광학적으로 투명한 재료의 굴절률은 상기 제2 전기절연성의 광학적으로 투명한 재료의 굴절률보다 큰, 방법.
  13. 제1항 또는 제2항에 있어서, 상기 다이와 상기 스페이서들의 내면 사이에 굴절률 정합 재료 필러를 적용하는 단계를 추가로 포함하는, 방법.
  14. 제1항 또는 제2항에 있어서, 상기 희생 메사는 먼저 희생 재료층의 지정된 영역의 양측에 2개의 트렌치를 형성함으로써 생성되는, 방법.
  15. 제14항에 있어서, 상기 반사 전기전도성 재료는 각각의 상기 트렌치의 노출된 하부를 따라 추가로 증착되는, 방법.
  16. 제15항에 있어서, 절연 재료로 상기 트렌치들을 충진하는 단계를 추가로 포함하는, 방법.
  17. 제1항 또는 제2항에 있어서, 상기 다이는 n-도핑층, p-도핑층, 및 전류가 상기 다이에 인가될 때 광을 방출하도록 구성되는 활성 영역을 포함하는, 방법.
  18. 제1항 또는 제2항에 있어서, 상기 다이의 상기 측벽들은 광학적으로 투명한 전기절연성의 재료 내에 코팅되는, 방법.
  19. 제1항의 방법의 (a) 내지 (c) 단계에 따라 제조되는 광학 장치.
  20. 제19항에 있어서, 상기 광학 장치는 제1항 또는 제2항의 방법에 따라 제조되는, 광학 장치.

Description

광학 장치의 형성 방법 및 광학 장치 본 발명은 발광 장치의 형성 방법에 관한 것이다. 구체적으로 그러나 비배타적으로, 본 발명은 최적화된 광 추출을 갖는 발광 장치에 관한 것이다. 발광 다이오드(LED) 장치는 광범위한 응용을 위해 효율적인 광원을 제공하는 것으로 알려져 있다. LED 광 발생 효율 및 추출의 증가는, (더 작은 발광면 면적을 갖는) 더 작은 LED의 제조 및 상이한 파장의 LED 이미터들의 어레이로의 통합과 함께, 특히 디스플레이 기술에서 다수의 응용을 갖는 고품질 색 어레이의 제공을 가져왔다. 몇몇 디스플레이 기술은, 증강 현실, 융합 현실, 가상 현실, 및 직시형 디스플레이, 예를 들어 스마트 워치 및 모바일 기기를 비롯한, 다양한 응용에서의 사용을 위한 마이크로 LED 디스플레이를 위해 고려 및 사용되고 있다. 디지털 마이크로 미러(DMD) 및 실리콘 액정 표시 장치(LCoS)와 같은 기술은 반사 기술에 기반하고 있고, 여기서 외부 광원이 시계열 모드로 적색, 녹색, 청색 광자를 생성하기 위해 사용되며, 픽셀이 이미지를 형성하기 위해 픽셀의 밝기를 조절하도록 광학 요소로부터 광을 멀어지게 하거나(DMD) 광을 흡수한다(LCoS). 액정 디스플레이(LCD)는 통상적으로 이미지를 생성하기 위해 백라이트, 어드레스가능한 백플레인 상의 LCD 패널, 및 색 필터를 사용한다. 백플레인은 개별 픽셀들을 턴-온/오프하며 각각의 비디오 프레임에 대해 개별 픽셀들의 밝기를 조절하기 위해 요구된다. 갈수록, 유기 발광 다이오드(OLED) 또는 액티브 매트릭스 OLED(AMOLED), 및 보다 최근에는, 비테더링 마이크로 디스플레이 응용을 위한 더 낮은 전력 소비 및 더 높은 이미지 콘트라스트를 제공하는 마이크로 LED와 같은, 발광형 디스플레이 기술. 특히, 마이크로 LED는 마이크로 OLED 및 AMOLED 디스플레이보다 높은 효율 및 개선된 신뢰성을 제공한다. 본 문헌에 기재된 발명은 효율 및 밝기 성능 지수를 개선하기 위해 내부 양자 효율(IQE) 및 광 추출 효율(LEE)을 개선하는 기술들을 결합시킨 고효율 마이크로 LED 어레이의 제조 방법에 관한 것이다. 광 추출 효율을 증가시키도록 설계되는 구조는, 다중 양자 우물들(MQW) 내에 발생되는 광자를 발광면으로 지향시키기 위한 의사 포물선 형상의 MESA의 사용을 비롯하여, LED 산업에 잘 공지되어 있다. 이러한 형상을 갖는 MESA를 제조하기 위해 사용되는 기법은 반응성 이온 식각(RIE) 또는 유도 결합 식각(ICP)을 수반한다. 이와 같은 식각 기법에서는, 종종 자유 라디칼을 포함하는 RF, 고전압(DC 바이어스), 및 반응성 가스를 포함하는 고에너지 플라즈마가 반도체 재료를 선택적으로 식각하기 위해 사용된다. 식각 공정을 거치게 될 면적 및 비식각 상태로 남아있을 면적을 획정하기 위해 감광성 재료를 사용하는 포토리소그래피 공정을 사용하여, 특징부가 획정된다. MESA의 정확한 형상은 식각 압력, 전력, 가스 유동, 및 가스 종에 의해, 그리고 패턴을 획정하기 위해 사용되는 감광성 재료의 프로파일에 의해 제어될 수 있다. 이는 제조 공정을 복잡하게 할 뿐만 아니라, 이러한 식각 공정의 결과로, MESA의 에지가 손상되어, 마이크로 LED의 IQE에 영향을 미칠 수 있다. 도 1에 도시된 바와 같이, DC 바이어스 및 플라즈마 밀도가 증가함에 따라, 특징부의 에지가 더 많이 손상되어, 표면 누출 경로가 결정 손상, 질소 공석, 및 댕글링 결합에 의해 형성된다. 건식 식각은 표면에서의 고에너지 이온 충격으로 인해 많은 결정 결함을 발생시킨다. 댕글링 결합은 쉽게 산화되며, 결정 손상은 에너지 밴드들 내에 많은 결함 레벨을 발생시키고, 이는 표면에서 캐리어 재조합 중심으로 작용하여, 비방사성 재조합을 초래한다. 표면 재조합 속도(비방사성 재조합 속도)는 벌크 MQW 내의 방사성 재조합 속도보다 빠르고, 그에 따라 작은 마이크로 LED는 표면 재조합 및 결과적인 IQE 감소에 취약하다. 도 2에 도시된 바와 같이, MESA 식각 중에 야기되는 손상의 널리 보고된 결과로, 더 작은 마이크로 LED 치수의 효율 감소가 있다. 외부 양자 효율(EQE)은 내부 양자 효율(IQE; 생성되는 광자수 대 전자수의 비)과 광 추출 효율(LEE; p-n 접합으로부터 주변으로 광을 추출하는 능력)의 곱이다. 이러한 경향을 구동하는 메커니즘은 마이크로 LED의 외주 대 면적의 비이다. 마이크로 LED의 크기가 감소함에 따라, 측벽의 면적은 MQW들의 면적에 비해 증가하고, 그에 따라 마이크로 LED의 에지에서의 표면 누출 경로가 비방사성 재조합의 증가를 야기한다. 도 3에 도시된 바와 같이, 마이크로 LED의 효율은 MESA 식각에 의해 야기되는 손상을 복구함으로써 상당히 증가될 수 있다. 통상적으로, 최적화된 손상 복구 방안을 실행함으로써 EQE를 10배 개선하는 것이 가능하다. 피크 EQE가 손상 복구 후에 증가하며, 피크 EQE는 통상의 작동 조건에서 10배의 효율 증가가 달성될 수 있도록 더 낮은 전류 밀도에서 일어난다. 그러나, 도 4에 도시된 바와 같이, 복구 공정이 MESA 식각에 의해 손상되는 반도체 재료를 제거함에 따라, 이와 같은 방안은 높은 LEE를 위해 최적화되는 MESA 형상을 보존하는 것과 양립가능하지 않다. 본 발명의 구현예들의 상세한 설명이 단지 예시의 차원에서 도면을 참조하여 설명된다. 도 1은 플라즈마 전력 및 DC 바이어스가 증가함에 따른 InGaN 재료의 결정 손상을 도시한다. 도 2는 A1(256 μm)에서 A9(1 μm)까지 감소하는 마이크로 LED 크기에 대해 외부 양자 효율(EQE) 대 전류 밀도를 도시한다. 도 3은 MESA 손상 감소 및 복구가 있는/없는 마이크로 LED의 EQE를 도시한다. 도 4는 손상 복구 공정 전(도 4a) 및 후(도 4b)의 식각된 MESA의 단면을 도시한다. 도 5 내지 도 10은 광학 장치들의 모놀리식 제조 공정의 단계들을 도시한다. 도 11은 본 발명의 양태에 따른 광학 장치를 도시한다. 도 12는 본 발명의 양태에 따른 픽셀 구성을 도시한다. 도 13 내지 도 16은 본 발명의 양태에 따른 광학 장치의 다양한 구현예를 도시한다. 도 17은 광학 장치가 정사각형(도 17a), 원형(도 17b), 삼각형(도 17c), 및 오각형(도 17d) 단면을 가지는 구현예들을 도시한다. 도 5a는 제조 공정의 예비 단계를 도시하되, 교번하는 금속(110) 및 산화물(120) 영역들로 구성되는 상부층을 구비한 CMOS 웨이퍼(100)가 준비된다. 이러한 구조는 공지된 수단에 의해 형성된다. 도 5b에 도시된 단계에서, 희생 재료(210)로 형성되는 규칙적으로 이격된 메사들을 구비한 별개의 캐리어 웨이퍼(200)가 준비된다. 일 구현예에서, 희생 재료는 금속이다. 대안적인 구현예에서, 희생 재료는 포토레지스트이다. 다른 구현예에서, 희생 재료는 LED 칩이다. 당업자는 임의의 적합한(즉, 용이하게 패터닝/위치가능하고 제거가능한) 재료가 이러한 목적으로 채용될 수 있음을 이해한다. 도 5c에 도시된 단계에서, 광학적으로 투명한 전기절연성의 스페이서들(220)이 각각의 희생 메사(210)의 측벽들 상에 형성되되, 스페이서 재료는 굴절률(n1)을 갖는다. 스페이서들(220)은 경사진 프로파일을 갖는 것으로 도시되지만, 포물선 형상일 수도 있다. 일 구현예에서, 스페이서들은 공지된 공정을 통해 실리콘 이산화물의 컨포멀 코팅을 증착함으로써 형성되고, 그에 따라 생긴 막은 균일한 스페이서들(200)을 형성하기 위해 RIE 식각을 사용하여 다시 식각된다. 대안적인 구현예에서, 스페이서들은 상이한 공지된 건식 식각 공정을 통해, 또는 나노임프린트 리소그래피 또는 엠보싱 공정을 통해 형성된다. 다른 구현예에서, 스페이서들은 실리콘 질화물 또는 티타늄 산화물로 형성된다. 도 6a에 도시된 단계에서, 반사 전기전도성 재료(230)가 캐리어 웨이퍼(200)의 상면, 스페이서들(220), 및 희생 메사들(210)에 걸쳐 컨포멀하게 증착된다. 일 구현예에서, 반사 전기전도성 재료(230)는 금속이다. 일 구현예에서, 반사 전기전도성 재료(230)는 알루미늄으로 형성되며 Ra = 50 nm의 표면 조도를 갖는다. 바람직한 구현예에서, 반사 전기전도성 재료(230)는 Ra < 10 nm의 표면 조도를 갖는다. 일 구현예에서, 반사 전기전도성 재료(230)는 스퍼터링 공정에 의해 증착되지만, 당업자는 임의의 적합한 재료 및/또는 증착 공정이 채용될 수 있음을 인지할 것이다. 도 6b에 도시된 단계에서, 실리콘 이산화물층(240)이 연이은 희생 메사들(210) 사이의 공극들을 충진하기 위해 증착 및 화학적 기계적 연마된다. 마찬가지로, 당업자는 임의의 적합한 절연 재료가 사용될 수 있음을 이해할 것이다. 도 7에 도시된 단계에서, 캐리어 웨이퍼(200)는 반전된 후, 도 5의 CMOS 웨이퍼(100)의 표면 상의 금속 영역들(110)이 캐리어 웨이퍼(200)의 희생 메사들(210)과 정렬되도록, CMOS 웨이퍼(100)에 접합된다. 접합 접착이 당업자에게 공지된 수단에 의해 실리콘 이산화물층(240)을 사용하여 달성된다. 도 8a 및 도 8b에 도시된 단계에서, 캐리어 웨이퍼(200)는 기저의 희생 메사들(210) 및 반사 전기전도성 재료(230)의 대응하는 부분을 따라 (습식 또는 건식 식각과 같은) 공지된 수단에 의해 제거되어, 다이들(300)과 같은 발광 구조들을 수용하는 포켓들을 생성한다. 도 9a에 도시된 단계에서, 개별 LED 다이들(301, 302, 303) 형태의 발광 구조들은, 다이들의 수직 측벽들이 희생 메사들(210)의 제거에 의해 남겨진 스페이서들(220)의 수직 측벽들 사이에 끼워지며 이들과 평행하게 진행되도록, 포켓들 내에 설치된다. 각각의 다이의 하면은 CMOS 웨이퍼의 대응하는 금속 영역(110)과 접촉하여, 각각의 다이에 대해 어드레스가능한 전기 콘택을 형성한다. 일 구현예에서, 다이 측벽들의 수직성은 습식 화학적 식각을 통해 달성되지만, 당업자는 이런 목적으로 채용될 수 있는 다른 방법을 주지할 것이다. 도시된 구현예에서, 다이들은 적색(301), 녹색(302), 청색(3