KR-102960709-B1 - CONDUCTUIVE CONNECT COMPOSITION AND ELECTRONIC MEMNER

Abstract

실시예에 따른 전도성 접합 조성물은, 금속 입자 및 유기 비히클을 포함하고, 상기 금속 입자는 제 1 입자 및 제 2 입자를 포함하고, 상기 제 1 입자의 융점은 상기 제 2 입자의 융점보다 크고, 상기 제 1 입자 및 상기 제 2 입자 중 적어도 하나의 입자는 서로 다른 입경을 가지는 입자들을 포함하고, 상기 제 1 입자와 상기 제 2 입자의 중량%비는 4:6 내지 7:3이다.

Inventors

• 안국환
• 정진원
• 김중년
• 윤성진

Assignees

• 엘지전자 주식회사

Dates

Publication Date

20260506

Application Date

20200821

Claims (15)

1. 금속 입자 및 유기 비히클을 포함하는 전도성 접합 조성물로서, 상기 금속 입자는 제 1 입자 및 제 2 입자를 포함하고, 상기 제 1 입자의 융점은 상기 제 2 입자의 융점보다 크고, 상기 제 1 입자 및 상기 제 2 입자 중 적어도 하나의 입자는 서로 다른 입경을 가지는 입자들을 포함하고, 상기 제 2 입자보다 고융점인 상기 제 1 입자와 상기 제 1 입자보다 저융점인 상기 제 2 입자의 중량%비는 4:6 내지 7:3이며, 상기 고융점인 제 1 입자는, 제 1-1 금속 입자 및 상기 제 1-1 금속 입자와 같은 재질이면서 상기 제 1-1 금속 입자의 입경보다 작은 입경의 제 1-2 금속 입자를 포함하고, 상기 저융점인 제 2 입자의 입경은 상기 제 1-1 금속 입자의 입경보다 작으며, 상기 제 1-2 금속 입자의 입경보다 크며, 상기 고융점인 제 1 입자는 상기 전도성 접합 조성물에서 단독상으로 존재하고, 상기 저융점인 제 2 입자는 상기 전도성 접합 조성물에서 단독상으로 존재하지 않는, 전도성 접합 조성물.
2. 제 1항에 있어서, 상기 제 1 입자는 구리(Cu), 은(Ag), 니켈(Ni), 금(Au) 및 알루미늄(Al) 중 적어도 하나의 금속을 포함하고, 상기 제 2 입자는 주석(Sn), 아연(Zn), 인듐(In) 및 갈륨(Ga) 중 적어도 하나의 금속을 포함하는 전도성 접합 조성물.
3. 제 1항에 있어서, 상기 제 1 입자는 상기 전도성 접합 조성물 전체에 대해 20 중량% 내지 70 중량% 만큼 포함되고, 상기 제 2 입자는 상기 전도성 접합 조성물 전체에 대해 20 중량% 내지 60 중량% 만큼 포함되는 전도성 접합 조성물.
4. 제 1항에 있어서, 상기 제 1 입자의 입경은 0.1㎛ 내지 30㎛인 전도성 접합 조성물.
5. 삭제
6. 제1 항에 있어서, 상기 제 1-1 금속 입자의 입경은 상기 제 1-2 금속 입자의 입경보다 크고, 상기 제 1-1 금속 입자의 입경과 상기 제 1-2 금속 입자의 입경의 비는 2:1 내지 10:1인 전도성 접합 조성물.
7. 삭제
8. 제1항에 있어서, 상기 제 2 입자의 입경은 상기 제 1 입자의 입경의 50% 이하인 전도성 접합 조성물.
9. 제 4항 또는 제 6항에 있어서, 상기 제 2 입자는 서로 다른 입경을 가지는 제 2-1 입자 및 제 2-2 입자를 포함하는 전도성 접합 조성물.
10. 제 9항에 있어서, 상기 제 2-1 입자의 입경은 상기 제 2-2 입자의 입경보다 크고, 상기 제 2-1 입자의 입경은 상기 제 1 입자의 입경의 50% 초과 내지 100%이고, 상기 제 2-2 입자의 입경은 상기 제 1 입자의 입경의 50% 이하인 전도성 접합 조성물.
11. 기판; 상기 기판 상에 배치되는 회로패턴; 및 상기 회로패턴 상에 배치되는 칩을 포함하고, 상기 회로패턴과 상기 칩 사이에는 접합 부재가 배치되고, 상기 접합 부재는, 금속 입자 및 유기 비히클을 포함하는 전도성 접합 조성물로서, 상기 금속 입자는 제 1 입자 및 제 2 입자를 포함하고, 상기 제 1 입자의 융점은 상기 제 2 입자의 융점보다 크고, 상기 제 1 입자 및 상기 제 2 입자 중 적어도 하나의 입자는 서로 다른 입경을 가지는 입자들을 포함하고, 상기 제 2 입자보다 고융점인 상기 제 1 입자와 상기 제 1 입자보다 저융점인 상기 제 2 입자의 중량%비는 4:6 내지 7:3이며, 상기 고융점인 제 1 입자는, 제 1-1 금속 입자 및 상기 제 1-1 금속 입자와 같은 재질이면서 상기 제 1-1 금속 입자의 입경보다 작은 입경의 제 1-2 금속 입자를 포함하고, 상기 저융점인 제 2 입자의 입경은 상기 제 1-1 금속 입자의 입경보다 작으며, 상기 제 1-2 금속 입자의 입경보다 크며, 상기 고융점인 제 1 입자는 상기 전도성 접합 조성물에서 단독상으로 존재하고, 상기 저융점인 제 2 입자는 상기 전도성 접합 조성물에서 단독상으로 존재하지 않는, 전자 부품.
12. 제 11항에 있어서, 상기 제 1 입자의 입경은 0.1㎛ 내지 30㎛인 전자 부품.
13. 제 12항에 있어서, 상기 제 1-1 금속 입자의 입경과 상기 제 1-2 금속 입자의 입경의 비는 2:1 내지 10:1인 전자 부품.
14. 제 12항에 있어서, 상기 제 2 입자의 입경은 상기 제 1 입자의 입경의 50% 이하인 전자 부품.
15. 제 12항 또는 제 13항에 있어서, 상기 제 2 입자는 서로 다른 입경을 가지는 제 2-1 입자 및 제 2-2 입자를 포함하는 전자 부품.

Description

전도성 접합 조성물 및 전자 부품{CONDUCTUIVE CONNECT COMPOSITION AND ELECTRONIC MEMNER} 실시예는 전도성 접합 조성물에 대한 것이다. 전이 액체상 소결 조성물(Transient liquid phase sintering, TLPS)은 전자부품의 접합소재로서, 부품과 부품간의 접합 또는 부품과 회로기판간 물리적 또는 전기적 접합을 위해 사용할 수 있다. 이러한 전이 액체상 소결 조성물은 저융점 소재와 고융점 소재를 복합 구성하여 300℃이하의 접합온도에서 합금화되어 접합을 이루고, 접합이후 생성된 합금은 400℃ 이상 높은 온도에서도 재용융이 일어나지 않아 접합 부품의 고온 안정성을 얻을 수 있다. 한편, 전이 액체상 소결 조성물은 저융점 금속의 용융 시 빠르게 고융점 금속의 표면과 반응하여 합금상을 생성하나, 저융점 금속층이 과량으로 포함되는 경우 남은 저융점 금속이 고융점 금속 내부로 확산하여 반응하므로 합금에 오랜 시간이 소요되는 문제점이 있다. 또한, 미반응의 저융점 금속이 잔존하는 경우, 접합부분의 전기적 또는 기계적 물성이 취약해지는 문제점이 있다. 전이 액체상 소결 조성물은 저융점 금속층과 고융점 금속층이 교대로 배열된 Layer by Layer 형태나, 저융점 금속입자와 고융점 금속입자가 혼합된 입자상 조성물이 알려져 있다. 이러한 입자 형태의 전이 액체상 소결 조성물의 경우 Layer by Layer 형태 보다 반응 표면적이 월등히 넓어 전체적으로 빠른 합금화 반응을 유도할 수 있으나, 저융점 금속의 빠른 용융과 반응으로 인해 저융점 금속이 있던 자리가 비어서 다수의 기공(Void)이 생기는 구조가 형성되어 접합 부분의 밀도가 낮아질 수 있다. 이렇게 낮아진 밀도는 접합강도 하락과 전기전도성, 열전도성이 저하되는 문제점이 있다. 따라서, 상기와 같은 문제점을 해결할 수 있는 새로운 구조의 전도성 접합 조성물이 요구된다. 도 1은 실시예에 따른 전도성 접합 조성물이 적용되는 회로기판의 일예를 도시한 도면이다. 도 2 및 도 3은 실시예에 따른 전도성 접합 조성물의 소성전 구조를 도시한 도면이다. 도 4는 실시예에 따른 전도성 접합 조성물의 소성후 구조를 도시한 도면이다. 도 5 내지 도 7은 실시예 및 비교예에 따른 전도성 접합 조성물에 의해 형성되는 접합 부재의 기공을 설명하기 위한 주사전자현미경(SEM) 사진을 도시한 도면들이다. 도 8 내지 도 11은 실시예 및 비교예에 따른 전도성 접합 조성물에 의해 형성되는 접합 부재의 입자상을 설명하기 위한 주사전자현미경(SEM) 사진을 도시한 도면들이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “A 및(와) B, C중 적어도 하나(또는 한개이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두 개의 구성 요소들이 서로 직접 접촉되는 경우뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다. 이하, 도면들을 참조하여, 실시예에 따른 전도성 접합 조성물을 설명한다. 먼저, 도 1을 참조하여, 실시예에 따른 전도성 접합 조성물이 적용되는 일예를 설명한다, 이하에서 설명하는 전도성 접합 조성물은 융점이 서로 다른 입자를 포함하는 전이 액체상 소결 조성물로 정의된다. 도 1은 상기 전도성 접합 조성물이 적용되는 회로기판의 단면도를 도시한 도면이다. 도 1을 참조하면, 상기 회로기판(1000)은 기판(100), 상기 기판(100) 상에 배치되는 회로패턴층(200), 보호층(300) 및 칩(400)을 포함할 수 있다. 상기 기판(100)은 상기 회로패턴층(200), 상기 보호층(300) 및 상기 방열부(400)를 지지할 수 있다. 상기 기판(100)은 제 1 면(1S) 및 상기 제 1 면(1S)과 반대되는 제 2 면(2S)을 포함할 수 있다. 상기 기판(100)의 제 1 면(1S)은 상기 회로패턴층(200) 및 상기 보호층(300)을 지지할 수 있다. 상기 기판(100)은 칩 실장 영역(1A)을 포함할 수 있다. 자세하게, 상기 기판(100)의 제 1 면(1S) 상에는 상기 보호층(300)이 배치되지 않고, 상기 기판(100) 및 상기 회로패턴층(200)을 노출하는 칩 실장 영역(1A)을 포함할 수 있다. 상기 기판(100)은 연성 기판일 수 있다. 이에 따라, 상기 기판(100)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(100)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(100)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 기판(100)은 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 상기 기판(100) 상에는 회로패턴층(200)이 배치될 수 있다. 자세하게, 상기 기판(100)의 제 1 면(1S) 상에는 회로패턴층(200)이 배치될 수 있다. 상기 회로패턴층(200)은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(100) 상에서 상기 복수 개의 회로패턴층(200)들은 서로 이격되어 배치될 수 있다. 상기 회로패턴층(200)은 상기 칩 실장 영역(1A)에 배치되는 칩(400) 및 외부의 디바이스와 연결될 수 있다. 이에 따라, 상기 칩(400)과 외부의 디바이스 사이의 통신 및 상기 칩(400)으로의 전원 공급이 이루어질 수 있다. 상기 회로패턴층(200)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 회로패턴층(200)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 상기 회로패턴층(200)은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다. 상기 회로패턴층(200) 상에는 보호층(300)이 배치될 수 있다. 상기 보호층(300)은 상기 회로패턴층(200) 상에 부분적으로 배치될 수 있다. 상기 보호층(300)은 상기 회로패턴층(200)을 덮으면서 배치되고, 상기 회로패턴층(200)은 상기 보호층(300)에 의해 산화에 의한 손상 또는 탈막을 방지할 수 있다. 상기 보호층(300)은 상기 회로패턴층(200)이 칩(400) 및 디스플레이 패널, 메인보드 등의 외부의 디바이스와 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다. 상기 보호층(300)은 솔더페이스트를 포함할 수 있다. 예를 들어, 상기 보호층(300)은 열경화성수지, 열가소성수지, 충전제, 경화제 또는 경화촉진제를 포함하는 솔더페이스트를 포함할 수 있다. 상기 칩(400)은 상기 기판(100)의 칩 실장 영역(1A)에 배치될 수 있다. 상기 칩(400)은 반도체 칩을 포함할 수 있다. 예를 들어, 상기 칩(400)은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩을 포함할 수 있다. 상기 칩(400)은 상기 보호층(300)이 배치되지 않는 회로패턴층(200) 상에 배치될 수 있다. 자세하게, 상기 칩(400)의 단자는 상기 회로패턴층(200)과 직접 또는 간접접으로 접촉하여 전기적으로 연결될 수 있다. 예를 들어, 도 1에 도시되어 있듯이, 상기 칩(600)과 상기 회로패턴층(200) 사이에는 접합 부재(500)가 배치되고, 상기 칩(400)과 상기 회로패턴층(200)은 상기 접합 부재(500)를 통해 전기적으로 연결될 수 있다. 실시예에 따른 전도성 접합 조성물은 상기 접합 부재(500)에 적용될 수 있다. 즉, 상기 전도성 접합 조성물은 상기 칩과 상기 회로패턴층을 전기적으로 접합하는 접합 부재에 적용될 수 있다. 한편, 고융점 입자와 저융점 입자를 포함하는 전도성 접합 조성물의 경우, 소성 후 저융점 입자에 따른 기공이 발생할 수 있다. 즉, 접합 부재에 다수의 기공이 형성되어 접합 부재의 밀도가 저하될 수 있다. 이에 따라, 상기 칩과 회로패턴의 접