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KR-102960846-B1 - Glass substrate for semiconductor using via hole filling metal pin, method for fabricating thereof and semiconductor device including thereof

KR102960846B1KR 102960846 B1KR102960846 B1KR 102960846B1KR-102960846-B1

Abstract

비아홀 채움 금속핀을 이용한 반도체용 유리 기판이 제공된다. 상기 비아홀 채움 금속핀을 이용한 반도체용 유리 기판은, 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재; 상기 복수 개의 비아홀 각각에 삽입되되, 미리 제작된 비아홀 채움 금속핀; 및 상기 비아홀과 비아홀 채움 금속핀 사이에 제공되며, 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층을 포함할 수 있다.

Inventors

  • 이성재
  • 임남택
  • 방대철

Assignees

  • (주)유리온

Dates

Publication Date
20260506
Application Date
20250829
Priority Date
20250725

Claims (20)

  1. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재; 상기 복수 개의 비아홀 각각에 삽입되되, 미리 제작된 비아홀 채움 금속핀; 및 상기 비아홀과 비아홀 채움 금속핀 사이에 제공되며, 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층;을 포함하되, 상기 버퍼층은 단층 또는 다층으로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  2. 제1 항에 있어서, 상기 버퍼층의 열팽창 계수(CTE)는 상기 기재의 열팽창 계수(CTE)와 상기 비아홀 채움 금속핀의 열팽창 계수(CTE) 사이 값을 가지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  3. 제1 항에 있어서, 상기 비아홀 채움 금속핀은 구리(Cu), 은(Ag) 및 이들의 합금을 포함하는 고 전도성 소재 후보군 중에서 선택되는 어느 하나로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  4. 제3 항에 있어서, 상기 비아홀 채움 금속핀은 윤활성 및 경도 강화를 위하여 전처리되는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  5. 제3 항에 있어서, 상기 비아홀 채움 금속핀이 구리(Cu)로 이루어진 경우, 상기 버퍼층은 에폭시 수지 및 아크릴계 수지를 포함하는 후보군 중에서 선택되는 어느 하나의 수지로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  6. 삭제
  7. 제1 항에 있어서, 상기 버퍼층은 0㎛ 초과, 50㎛ 이하의 두께를 가지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  8. 제1 항에 있어서, 상기 비아홀은 사각형 및 모래시계 형상의 단면을 가지되, 상기 사각형은 직사각형 및 등변 사다리꼴을 포함하는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  9. 제1 항에 있어서, 금속 도금층을 더 포함하며, 상기 금속 도금층은 상기 비아홀과 비아홀 채움 금속핀 사이에 발생되는 틈을 채우는 형태로 제공되는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판.
  10. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재; 상기 복수 개의 비아홀 각각에 삽입되되, 미리 제작된 비아홀 채움 금속핀; 상기 비아홀과 비아홀 채움 금속핀 사이에 제공되며, 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층; 및 상기 기재 상에 위치되며, 상기 비아홀 채움 금속핀과 전기적으로 연결되는 적어도 하나의 반도체 칩;을 포함하되, 상기 버퍼층은 단층 또는 다층으로 이루어지는, 반도체 소자.
  11. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재를 준비하는 단계; 및 미리 제작된 비아홀 채움 금속핀으로 상기 복수 개의 비아홀을 채우는 단계:를 포함하되, 상기 비아홀과 비아홀 채움 금속핀 사이에 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층을 형성하는 단계를 더 포함하며, 상기 버퍼층은 단층 또는 다층으로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  12. 제11 항에 있어서, 상기 복수 개의 비아홀을 채우는 단계는, 상기 복수 개의 비아홀과 일대일 대응되는 복수 개의 마스크 홀이 상하 방향으로 마련되는 상부 마스크를 상기 기재의 상면에 결합하고, 상기 복수 개의 비아홀과 일대일 대응되는 복수 개의 핀 홈이 상하 방향으로 마련되는 하부 마스크를 상기 기재의 하면에 결합하여, 상기 복수 개의 마스크 홀, 복수 개의 비아홀 및 복수 개의 핀 홈을 수직 정렬하는 과정; 및 상기 미리 제작된 비아홀 채움 금속핀의 하단이 상기 핀 홈에 지지되는 형태로, 상기 미리 제작된 비아홀 채움 금속핀을 상기 마스크 홀을 통하여 상기 비아홀에 삽입하는 과정을 포함하는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  13. 제12 항에 있어서, 상기 마스크 홀은 상단부와 하단부로 구분되되, 상기 상단부는 하측으로 갈수록 직경이 점차 감소되는 등변 사다리꼴 단면을 가지며, 상기 하단부는 직사각형 단면을 가지되, 상기 비아홀보다 상대적으로 작은 직경을 가지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  14. 제12 항에 있어서, 상기 버퍼층을 형성하는 단계는 상기 복수 개의 비아홀을 채우는 단계 전에 진행되거나 상기 복수 개의 비아홀을 채우는 단계 후 또는 상기 복수 개의 비아홀을 채우는 단계와 동시에 진행되는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  15. 제14 항에 있어서, 상기 하부 마스크에는 복수 개의 배출 홀이 더 마련되되, 상기 복수 개의 배출 홀은 상기 복수 개의 핀 홈 주변에 위치되며, 상기 버퍼층을 이루는 물질 중에서 상기 버퍼층을 형성하고 남은 물질이 외부로 배출되는 통로를 제공하는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  16. 제14 항에 있어서, 금속 도금층을 형성하는 단계를 더 포함하되, 상기 금속 도금층을 형성하는 단계에서는 상기 비아홀과 비아홀 채움 금속핀 사이에 발생되는 틈을 채우는 형태로 금속 도금층을 형성하는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  17. 제16 항에 있어서, 상기 기재의 상면과 하면을 평탄화 하는 단계를 더 포함하는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  18. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재를 준비하는 단계; 및 미리 제작된 비아홀 채움 금속핀으로 상기 복수 개의 비아홀을 채우는 단계:를 포함하되, 상기 비아홀 채움 금속핀은, 금속 와이어를 압출하는 과정; 상기 압출된 금속 와이어를 상기 비아홀에 대응되는 길이로 커팅하는 과정; 및 상기 커팅된 금속 와이어의 길이 방향 단부를 연마하는 과정을 통하여 제작되며, 상기 복수 개의 비아홀을 채우는 단계에서는 상기 미리 제작된 비아홀 채움 금속핀을 상기 복수 개의 비아홀 각각에 삽입하며, 상기 비아홀과 비아홀 채움 금속핀 사이에 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층을 형성하는 단계를 더 포함하되, 상기 버퍼층을 형성하는 단계는 상기 복수 개의 비아홀을 채우는 단계 전에 진행되거나 상기 복수 개의 비아홀을 채우는 단계 후 또는 상기 복수 개의 비아홀을 채우는 단계와 동시에 진행되며, 상기 버퍼층은 단층 또는 다층으로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  19. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재를 준비하는 단계; 및 미리 제작된 비아홀 채움 금속 와이어로 상기 복수 개의 비아홀을 채우는 단계:를 포함하되, 상기 복수 개의 비아홀을 채우는 단계에서는 릴(reel)에 권취되어 있는 비아홀 채움 금속 와이어를 권출시켜 상기 비아홀에 삽입한 후 커팅하여, 상기 비아홀 채움 금속 와이어로부터 분리된 비아홀 채움 금속핀을 상기 비아홀 내에 위치시키며, 상기 비아홀과 비아홀 채움 금속핀 사이에 상기 기재와 비아홀 채움 금속핀 간의 열팽창 계수(CTE) 차이를 완충시키는 버퍼층을 형성하는 단계를 더 포함하되, 상기 버퍼층을 형성하는 단계는 상기 복수 개의 비아홀을 채우는 단계 전에 진행되거나 상기 복수 개의 비아홀을 채우는 단계 후 또는 상기 복수 개의 비아홀을 채우는 단계와 동시에 진행되며, 상기 버퍼층은 단층 또는 다층으로 이루어지는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.
  20. 유리로 이루어지며, 복수 개의 비아홀이 상하 방향으로 마련되는 기재를 준비하는 단계; 및 미리 제작된 비아홀 채움 금속핀으로 상기 복수 개의 비아홀을 채우는 단계:를 포함하되, 상기 비아홀 채움 금속핀은, 전기 도금을 통하여 금속 플레이트 상에 금속 포스트를 성장시키는 과정에 의하여 제작되며, 상기 상기 복수 개의 비아홀을 채우는 단계에서는 상기 성장된 금속 포스트가 상기 비아홀과 상하 방향으로 마주하도록 상기 금속 플레이트를 상기 기재 상에 정렬시킨 후, 상기 금속 플레이트를 하강시켜 상기 비아홀에 상기 성장된 금속 포스트를 삽입한 다음 상기 금속 포스트로부터 상기 금속 플레이트를 제거하여, 상기 비아홀 내에 상기 성장된 금속 포스트로 이루어진 비아홀 채움 금속핀을 위치시키는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판 제조 방법.

Description

비아홀 채움 금속핀을 이용한 반도체용 유리 기판, 그 제조 방법 및 이를 포함하는 반도체 소자{Glass substrate for semiconductor using via hole filling metal pin, method for fabricating thereof and semiconductor device including thereof} 본 발명은 반도체용 유리 기판, 그 제조 방법 및 이를 포함하는 반도체 소자에 관련된 것으로, 보다 구체적으로는, 비아홀 채움 금속핀을 이용한 반도체용 유리 기판, 그 제조 방법 및 이를 포함하는 반도체 소자에 관련된 것이다. 최근 인공지능(AI) 인프라 투자 확산으로 유리기판 적용에 대한 기대감이 커지고 있다. AI 반도체용 칩은 면적이 크고, 미세회로를 커버할 수 있는 고집적 패키지 기판이 필요하다. 기존 패키지 기판은 면적이 커질수록 휘어짐 문제를 해결하기가 어렵다. 이에, 유리 기판이 최근 반도체 기판의 핵심 소재로 각광받고 있다. 유리 기판은 기존 반도체 기판에 쓰였던 플라스틱 소재 대비 표면이 매끈하고 얇게 만들 수 있어, 이를 통해 신호 전달 속도를 향상시키고 전력 효율성을 개선할 수 있기 때문에, AI 반도체를 포함한 고성능 컴퓨팅(HPC)용 칩에서 유리기판을 쓰려는 이유다. 이러한 유리 기판은, 표면이 매끄럽고 대형 사각형 패널로의 가공성이 우수하여 초미세 선폭 반도체 패키징 구현에 적합하다. 또한, 중간 기판(Si 인터포저)이 필요 없어 기판 두께를 25% 줄일 수 있고, 패키징 영역에서 사용되는 다른 소재에 비해 소비전력을 30% 이상 줄일 수 있다. 하지만, 유리 기판 상용화를 위해 넘어야 할 과제가 많다. 우선 전극 형성을 위해 유리에 구멍을 뚫는 TGV(Through Glass Via)공정을 고도화해야 한다. 유리는 공정 과정에서 작은 흠집이 생기면 시간이 흐름에 따라 쉽사리 다른 영역으로 균열이 가기 때문에 이 공정을 고도화하지 않으면 상용화는 쉽지 않다. 유리를 잘 자르는 장비 기술도 필요하다. 자를 때 잘 자르지 않으면 측면 크랙에 의한 기판 균열이 수율을 크게 떨어뜨린다. 또한, 구멍 속을 구리로 채우는 가공 기술 역시 안정적으로 이뤄져야 한다. 일반적으로, 유리 기판에 형성된 비아홀에 대한 전기 도금을 위하여 시드층 스퍼터 공정이 요구된다. 이에 따라, 유리에 대한 전처리 공정이 필요하며, 스퍼터 공정에 많은 시간이 소요되는 문제가 있다. 또한, 비아홀 내부 도금을 위하여 전극 배선층이 형성되어야 하나, 비아홀 내부에 스퍼터링 불량 가능성이 높다. 또한, 유리 기판에 형성되는 비아홀은 높은 종횡비를 가지는 경우가 많아, 도금액이 균일하게 채워지지 않거나 비아홀 내벽에 균일하게 도금을 형성하는데 어려움이 있었다. 이와 같이, 비아홀 내부의 도금 두께 편차나 기공 발생은 유리 기판이 적용되는 반도체 소자의 전기적 특성을 저하시키고 불량을 유비할 수 있다. 그리고 도금 과정에서 비아홀이 완전히 채워지지 않거나, 도금 물질로 인한 막힘(Plugged Hole 또는 Plated-over Hole)으로 인하여 비아홀 내부에 도금 불량이 발생될 수 있다. 게다가, 유리와 금속 도금층 사이의 접착력이 부족하면, 금속 도금층이 박리되거나 파손될 수 있다. 또한, 전기 도금으로 비아홀 채움을 진행하는 경우, 비아홀의 단면적이 크거나 도금 두께가 두꺼워지면, 도금에 많은 시간이 소요되거나 도금 자체가 불가능할 수 있다. 도 1은 본 발명의 일 실시 예에 따른 반도체용 유리 기판을 나타낸 모식도이다. 도 2는 본 발명의 일 실시 예에 따른 반도체용 유리 기판의 기재를 나타낸 모식도이다. 도 3 내지 도 5는 본 발명의 일 실시 예에 따른 반도체용 유리 기판의 기재에 마련되는 비아홀의 형상에 대한 예시도들이다. 도 6은 본 발명의 일 실시 예에 따른 반도체용 유리 기판을 나타낸 단면도이다. 도 7은 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법을 나타낸 흐름도이다. 도 8은 도 7의 S110 단계를 설명하기 위한 모식도이다. 도 9 및 도 10은 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법의 제1 버퍼층 형성 과정을 설명하기 위한 모식도들이다. 도 11 내지 도 13은 도 7의 S120 단계를 설명하기 위한 모식도들이다. 도 14 내지 도 17은 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법에 사용되는 상부 마스크와 하부 마스크를 설명하기 위한 모식도들이다. 도 18 내지 도 20은 도 7의 S120 단계를 더 설명하기 위한 모식도들이다. 도 21 및 도 22는 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법의 제2 버퍼층 형성 과정을 설명하기 위한 모식도들이다. 도 23 내지 도 25는 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법의 금속 도금층을 형성하는 과정을 설명하기 위한 모식도들이다. 도 26 및 도 27은 본 발명의 제1 실시 예에 따른 반도체용 유리 기판 제조 방법을 통하여 제조된 반도체용 유리 기판을 나타낸 모식도들이다. 도 28은 본 발명의 제2 실시 예에 따른 반도체용 유리 기판 제조 방법을 나타낸 흐름도이다. 도 29는 본 발명의 제2 실시 예에 따른 반도체용 유리 기판 제조 방법에 사용되는 비아홀 채움 금속핀을 제작하는 과정을 설명하기 위한 예시도이다. 도 30 내지 도 32는 도 28의 S220 단계를 설명하기 위한 모식도들이다. 도 33은 본 발명의 제3 실시 예에 따른 반도체용 유리 기판 제조 방법을 나타낸 흐름도이다. 도 34는 본 발명의 제3 실시 예에 따른 반도체용 유리 기판 제조 방법에 사용되는 비아홀 채움 금속 와이어를 제작하는 과정을 설명하기 위한 예시도이다. 도 35 내지 도 37은 도 33의 S320 단계를 설명하기 위한 모식도들이다. 도 38은 본 발명의 제4 실시 예에 따른 반도체용 유리 기판 제조 방법을 나타낸 흐름도이다. 도 39 및 도 40은 본 발명의 제4 실시 예에 따른 반도체용 유리 기판 제조 방법에 사용되는 비아홀 채움 금속핀을 제작하는 과정을 설명하기 위한 예시도들이다. 도 41 내지 도 45는 도 38의 S420 단계를 설명하기 위한 모식도들이다. 이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 형상 및 크기는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제1 구성요소로 언급된 것이 다른 실시 예에서는 제2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 도 1은 본 발명의 일 실시 예에 따른 반도체용 유리 기판을 나타낸 모식도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체용 유리 기판의 기재를 나타낸 모식도이며, 도 3 내지 도 5는 본 발명의 일 실시 예에 따른 반도체용 유리 기판의 기재에 마련되는 비아홀의 형상에 대한 예시도들이고, 도 6은 본 발명의 일 실시 예에 따른 반도체용 유리 기판을 나타낸 단면도이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 반도체용 유리 기판(100)은 베이스 기판 및 인터포저 중 적어도 하나를 포함할 수 있다. 이러한 본 발명의 일 실시 예에 따른 반도체용 유리 기판(100)은 기재(110), 비아홀 채움 금속판(120) 및 버퍼층(도 6의 130)을 포함할 수 있다. 이하, 본 발명의 일 실시 예에 따른 반도체용 유리 기판(100)의 각 구성들에 대하여 상세히 설명하기로 한다. 기재(110) 상기 기재(110)는 투명도, 기계적 강도 및 내열성이 우수한 유리 재질로 이루어질 수 있다. 이때, 상기 기재(110)는 필요에 따라 강화유리나 화학적 표면 처리된 유리가 사용될 수 있다. 이러한 기재(110)는 외부 환경으로부터 내부 회로를 보호함과 동시에, 광학적 특성이 요구되는 경우 빛의 투과율을 확보할 수 있다. 상기 기재(110)의 두께는 구조적 안정성, 절연 특성 및 열팽창 계수(CTE) 등을 고려하여 설계 단계에서 선택적으로 조정될 수 있다. 상기 기재(110)의 표면은 평탄도 및 표면 거칠기(Ra) 기준을 만족하