KR-102960883-B1 - MULTILAYER CERAMIC ELECTRONIC COMPONENT

Abstract

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1면 및 제2면과, 제2 방향으로 마주보는 제3면 및 제4면을 갖는 바디, 상기 바디에서 상기 제1면 및 제2면에 배치되고 상기 제3면 및 제4면으로 연장되며 상기 제1 내부 전극과 접속된 한 쌍의 제1 외부 전극 및 상기 바디에서 상기 제3면 및 제4면에 배치되며 상기 제2 내부 전극과 접속된 제2 외부 전극을 포함하고, 상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부로부터 상기 제2 방향으로 연장되어 상기 제1 외부 전극과 연결되며 상기 제1 메인부에 인접할수록 상기 제1 방향 길이가 증가하는 제1 인출부를 포함하고, 상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부로부터 상기 제2 방향으로 연장되어 상기 제2 외부 전극과 연결되며 상기 제2 메인부에 인접할수록 상기 제1 방향 길이가 증가하는 제2 인출부를 포함하는 적층 세라믹 전자부품을 제공한다.

Inventors

• 손원수
• 홍기표

Assignees

• 삼성전기주식회사

Dates

Publication Date

20260506

Application Date

20211229

Claims (20)

1. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1면 및 제2면과, 제2 방향으로 마주보는 제3면 및 제4면을 갖는 바디; 상기 바디에서 상기 제1면 및 제2면에 배치되고 상기 제3면 및 제4면으로 연장되며 상기 제1 내부 전극과 접속된 한 쌍의 제1 외부 전극; 및 상기 바디에서 상기 제3면 및 제4면에 배치되며 상기 제2 내부 전극과 접속된 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부의 일 측으로부터 상기 제2 방향으로 연장되어 상기 제1 외부 전극과 연결되며 상기 제1 메인부에 인접할수록 상기 제1 방향 길이가 증가하는 제1 인출부를 포함하고, 상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부의 일 측으로부터 상기 제2 방향으로 연장되어 상기 제2 외부 전극과 연결되며 상기 제2 메인부에 인접할수록 상기 제1 방향 길이가 증가하는 제2 인출부를 포함하며, 상기 제1 인출부는 상기 제1 메인부의 일 측에 대해 제1 각도로 기울어진 제1 모서리 및 상기 제1 메인부의 일 측에 대해 제2 각도로 기울어진 제2 모서리를 포함하고, 상기 제1 각도는 상기 제2 각도와 상이한 적층 세라믹 전자부품.
2. 제1항에 있어서, 상기 제1 및 제2 인출부는 적어도 일부 영역에서 상기 제3 방향으로 서로 오버랩되는 적층 세라믹 전자부품.
3. 제1항에 있어서, 상기 제1 메인부의 적어도 일부 영역은 상기 제2 메인부와 상기 제3 방향으로 서로 오버랩되지 않는 적층 세라믹 전자부품.
4. 제1항에 있어서, 상기 제1 인출부는 상기 제1 메인부의 일 측에 한 쌍 구비되어 각각 상기 한 쌍의 제1 외부 전극과 연결되는 적층 세라믹 전자부품.
5. 제1항에 있어서, 상기 제2 메인부와 연결되는 상기 제2 인출부의 일단의 상기 제1 방향 길이는 제2 메인부의 상기 제1 방향 길이와 실질적으로 동일한 적층 세라믹 전자부품.
6. 제1항에 있어서, 상기 제2 외부 전극과 연결되고, 상기 제1 외부 전극과 이격되는 제1 더미 전극을 포함하는 적층 세라믹 전자부품.
7. 제6항에 있어서, 상기 제1 더미 전극은 상기 제1 내부 전극과 실질적으로 동일한 평면 상에 배치되는 적층 세라믹 전자부품.
8. 제6항에 있어서, 상기 제1 더미 전극은 상기 제2 외부 전극에 인접할수록 상기 제1 방향 길이가 증가하는 적층 세라믹 전자부품.
9. 제1항에 있어서, 상기 제1 외부 전극과 연결되고, 상기 제2 외부 전극과 이격되는 제2 더미 전극을 포함하는 적층 세라믹 전자부품.
10. 제9항에 있어서, 상기 제2 더미 전극은 상기 제2 내부 전극과 실질적으로 동일한 평면 상에 배치되는 적층 세라믹 전자부품.
11. 제9항에 있어서, 상기 제2 더미 전극은 상기 제1 외부 전극에 인접할수록 상기 제1 방향 길이가 증가하는 적층 세라믹 전자부품.
12. 유전체층 및 상기 유전체층을 사이에 두고 제3 방향으로 적층된 제1 내부 전극 및 제2 내부 전극을 포함하며, 제1 방향으로 마주보는 제1면 및 제2면과, 제2 방향으로 마주보는 제3면 및 제4면을 갖는 바디; 상기 바디에서 상기 제1면 및 제2면에 배치되고 상기 제3면 및 제4면으로 연장되며 상기 제1 내부 전극과 접속된 한 쌍의 제1 외부 전극; 및 상기 바디에서 상기 제3면 및 제4면에 배치되며 상기 제2 내부 전극과 접속된 제2 외부 전극;을 포함하고, 상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부의 일 측으로부터 상기 제2 방향으로 연장되어 상기 제1 외부 전극과 연결된 제1 인출부를 포함하고, 상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부의 일 측으로부터 상기 제2 방향으로 연장되어 상기 제2 외부 전극과 연결된 제2 인출부를 포함하며, 상기 제1 및 제2 인출부는 적어도 일부 영역에서 상기 제3 방향으로 서로 오버랩되고, 상기 제1 인출부는 상기 제1 메인부의 일 측에 대해 제1 각도로 기울어진 제1 모서리 및 상기 제1 메인부의 일 측에 대해 제2 각도로 기울어진 제2 모서리를 포함하고, 상기 제1 각도는 상기 제2 각도와 상이한 적층 세라믹 전자부품.
13. 제12항에 있어서, 상기 제1 메인부의 적어도 일부 영역은 상기 제2 메인부와 상기 제3 방향으로 서로 오버랩되지 않는 적층 세라믹 전자부품.
14. 제12항에 있어서, 상기 제1 인출부는 상기 제1 메인부의 일 측에 한 쌍 구비되어 각각 상기 한 쌍의 제1 외부 전극과 연결되는 적층 세라믹 전자부품.
15. 제12항에 있어서, 상기 제2 메인부와 연결되는 상기 제2 인출부의 일단의 상기 제1 방향 길이는 제2 메인부의 상기 제1 방향 길이와 실질적으로 동일한 적층 세라믹 전자부품.
16. 제12항에 있어서, 상기 제2 외부 전극과 연결되고, 상기 제1 외부 전극과 이격되는 제1 더미 전극을 포함하는 적층 세라믹 전자부품.
17. 제16항에 있어서, 상기 제1 더미 전극은 상기 제1 내부 전극과 실질적으로 동일한 평면 상에 배치되는 적층 세라믹 전자부품.
18. 제16항에 있어서, 상기 제1 더미 전극은 상기 제2 외부 전극에 인접할수록 상기 제1 방향 길이가 증가하는 적층 세라믹 전자부품.
19. 제12항에 있어서, 상기 제1 외부 전극과 연결되고, 상기 제2 외부 전극과 이격되는 제2 더미 전극을 포함하는 적층 세라믹 전자부품.
20. 제19항에 있어서, 상기 제2 더미 전극은 상기 제2 내부 전극과 실질적으로 동일한 평면 상에 배치되는 적층 세라믹 전자부품.

Description

적층 세라믹 전자부품{MULTILAYER CERAMIC ELECTRONIC COMPONENT} 본 발명은 적층 세라믹 전자부품에 관한 것이다. 적층 세라믹 전자부품 중 하나인 적층 세라믹 커패시터(MLCC; Multilayer ceramic capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다. 이러한 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 최근에는 신호(Signal) 전극과 접지(Ground) 전극을 포함함으로써 ESL(Equivalent series inductance)을 낮추는 3단자 형태의 적층 세라믹 커패시터가 이용되고 있다. 3단자 형태의 적층 세라믹 커패시터의 경우 일반적인 적층 세라믹 커패시터보다 전류 패스(Current path)가 짧아 낮은 ESL 값을 가질 수 있다. 그러나, 이러한 3단자 형태의 적층 세라믹 커패시터의 경우 내부 전극을 신호(Signal) 전극 및 접지(Ground) 전극과 각각 연결시키기 위해 인출부를 포함하는 내부 전극을 형성하여야 한다. 이에 따라, 인출부가 형성된 영역과 인출부가 형성되지 않은 마진 영역 사이의 두께 차이로 인해 단차가 발생할 수 있다. 그 결과, 압착 공정 단계에서 국부적인 유전체 두께 감소 현상이 발생할 수 있으며, 이러한 현상으로 동반되는 내전압 저하 및 신뢰성이 저하되는 문제점이 발생하였다. 도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도다. 도 2는 적층 세라믹 전자부품의 바디를 개략적으로 나타낸 사시도다. 도 3은 유전체층과 제1 및 제2 내부 전극의 적층 구조를 나타내는 분해 사시도다. 도 4는 도 1의 Ⅰ-Ⅰ' 단면도다. 도 5는 도 2의 Ⅱ-Ⅱ' 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다. 도 6은 도 2의 Ⅱ-Ⅱ' 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다. 도 7은 제1 내부 전극과 제2 내부 전극이 오버랩되는 영역을 개략적으로 나타낸 것이다. 도 8은 제1 및 제2 내부전극 패턴이 형성된 제1 세라믹 그린시트를 개략적으로 도시한 것이다. 도 9는 제1 및 제2 내부전극 패턴이 형성된 제2 세라믹 그린시트를 개략적으로 도시한 것이다. 이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 도면에서, 제1 방향은 길이(L) 방향, 제2 방향은 폭(W) 방향, 제3 방향은 두께(T) 방향으로 정의될 수 있다. 도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 개략적으로 나타낸 사시도다. 도 2는 적층 세라믹 전자부품의 바디를 개략적으로 나타낸 사시도다. 도 3은 유전체층과 제1 및 제2 내부 전극의 적층 구조를 나타내는 분해 사시도다. 도 4는 도 1의 Ⅰ-Ⅰ' 단면도다. 도 5는 도 2의 Ⅱ-Ⅱ' 단면도로서, 제1 내부 전극이 관찰되는 단면을 나타낸 것이다. 도 6은 도 2의 Ⅱ-Ⅱ' 단면도로서, 제2 내부 전극이 관찰되는 단면을 나타낸 것이다. 도 7은 제1 내부 전극과 제2 내부 전극이 오버랩되는 영역을 개략적으로 나타낸 것이다. 도 1 내지 도 7을 참조하면, 본 발명의 일 실시형태는 유전체층(111) 및 유전체층(111)을 사이에 두고 제3 방향으로 적층된 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하며, 제1 방향으로 마주보는 제1면 및 제2면(1, 2)과, 제2 방향으로 마주보는 제3면 및 제4면(3, 4)을 갖는 바디(110), 바디(110)에서 제1면 및 제2면(1, 2)에 배치되고 제3면 및 제4면(3, 4)으로 연장되며 제1 내부 전극(121)과 접속된 한 쌍의 제1 외부 전극(131a, 131b) 및 바디(110)에서 제3면 및 제4면(3, 4)에 배치되며 제2 내부 전극(122)과 접속된 제2 외부 전극(132a, 132b)을 포함하고, 제1 내부 전극(121)은 제1 메인부(121a) 및 제1 메인부(121a)로부터 제2 방향으로 연장되어 제1 외부 전극(131a, 131b)과 연결되며 제1 메인부(121a)에 인접할수록 제1 방향 길이가 증가하는 제1 인출부(121b)를 포함하고, 제2 내부 전극(122)은 제2 메인부(122a) 및 제2 메인부(122a)로부터 제2 방향으로 연장되어 제2 외부 전극(132a, 132b)과 연결되며 제2 메인부(122a)에 인접할수록 제1 방향 길이가 증가하는 제2 인출부(122b)를 포함하는 적층 세라믹 전자부품(100)을 제공한다. 상술한 바와 같이, 내부 전극의 인출부가 형성된 영역과 인출부가 형성되지 않은 마진 영역 사이의 두께 차이로 인해 단차가 발생할 수 있다. 그 결과, 압착 공정 단계에서 국부적인 유전체 두께 감소 현상이 발생할 수 있으며, 이러한 현상으로 동반되는 내전압 저하 및 신뢰성이 저하되는 문제점이 발생할 수 있다. 반면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은, 제1 메인부(121a)에 인접할수록 제1 방향 길이가 증가하는 제1 인출부(121b) 및 제2 메인부(122a)에 인접할수록 제1 방향 길이가 증가하는 제2 인출부(122b)를 포함함으로써 마진부(M)에서의 단차 발생을 최소화하여 신뢰성을 향상시킬 수 있다. 이하, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다. 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 바디(110)는 제1 방향으로 마주보는 제1면 및 제2면(1, 2), 상기 제1면 및 제2면(1, 2)과 연결되고 제2 방향으로 마주보는 제3면 및 제4면(3, 4), 제1면 내지 제4면(1, 2, 3, 4)과 연결되며 제3 방향으로 마주보는 제5면 및 제6면(5, 6)을 가질 수 있다. 여기서, 제1 방향은 내부 전극(121, 122)의 적층 방향인 제3 방향과 수직인 방향을 의미하며, 제2 방향은 제1 방향 및 제3 방향과 수직인 방향을 의미할 수 있다. 바디(110)는 유전체층(111) 및 제1 및 제2 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다. 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 유전체층(111)은 세라믹 분말, 유기 용제 및 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으나, 예를 들어, 티탄산바륨계(BaTiO3) 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 이때, 유전체층(111)의 두께는 바디(110)의 크기와 용량을 고려하여 10μm 이하일 수 있으며, 적층형 전자부품(100)의 소형화 및 고용량화를 위해 0.6μm 이하, 보다 바람직하게는 0.4μm 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서 유전체층(111)의 두께는 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. 유전체층(111)의 두께는 바디(110)의 제1 방향 및 제3 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 유전체층(111)의 다수의 지점, 예를 들면 제1 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다. 바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부에 배치되는 제1 커버부(112) 및 상기 용량 형성부의 하부에 배치되는 제2 커버부(113)를 포함할 수 있다. 제1 커버부(112) 및 제2 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(Ac)의 상하면에 각각 제3 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 제1 및 제2