KR-102960892-B1 - Multilayer Ceramic Electronic Component

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Abstract

본 발명의 일 실시형태는 유전체층 및 내부 전극을 포함하는 세라믹 바디, 상기 세라믹 바디 상에 배치되어 상기 내부 전극과 연결되는 제1 전극층 및 상기 제1 전극층 상에 배치되고 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재, 및 글래스를 포함하는 제2 전극층을 포함하며, 상기 제2 전극층의 적어도 일부 단면에서 상기 탄소 소재가 차지하는 면적 비율은 1 내지 5%인 적층 세라믹 전자부품을 제공한다.

Inventors

연규호
오원근
정서원
이서호

Assignees

삼성전기주식회사

Dates

Publication Date: 20260506
Application Date: 20211229

Claims (13)

유전체층 및 내부 전극을 포함하는 세라믹 바디; 상기 세라믹 바디 상에 배치되며, 상기 내부 전극과 연결되는 제1 전극층; 및 상기 제1 전극층 상에 배치되며, 은(Ag)과 팔라듐(Pd)을 포함하는 도전성 금속, 탄소 소재, 및 글래스를 포함하는 제2 전극층;을 포함하며, 상기 제2 전극층의 적어도 일부 단면에서 상기 탄소 소재가 차지하는 면적 비율은 1 내지 5%인 적층 세라믹 전자부품.
제1항에 있어서, 상기 탄소 소재는 그래핀, 탄소나노튜브, 풀러렌 및 블랙카본 중 하나 이상을 포함하는 적층 세라믹 전자부품.
제1항에 있어서, 상기 세라믹 바디는 제1 방향으로 마주보는 제1면 및 제2면, 제2 방향으로 마주보는 제3면 및 제4면 및 제3 방향으로 마주보는 제5면 및 제6면을 포함하고, 상기 제2 전극층의 제1 및 제2 방향 단면, 및 제2 및 제3 방향 단면 중 적어도 하나에서, 상기 탄소 소재가 차지하는 면적 비율이 1 내지 5%인 적층 세라믹 전자부품.
제1항에 있어서, 상기 탄소 소재는 구형 또는 판상형인 적층 세라믹 전자부품.
제4항에 있어서, 상기 구형 및 판상형 탄소 소재를 모두 포함하는 적층 세라믹 전자부품.
제1항에 있어서, 상기 탄소 소재의 직경은 0.25㎛ 내지 4㎛인 적층 세라믹 전자부품.
제1항에 있어서, 상기 탄소 소재는 상기 단면의 면적 2500㎛ 2 당 10개 이상 배치된 적층 세라믹 전자부품.
제7항에 있어서, 상기 면적은 50㎛×50㎛(가로×세로)인 적층 세라믹 전자부품.
제1항에 있어서, 상기 제2 전극층의 도전성 금속은 백금(Pt) 및 금(Au) 중 하나 이상을 더 포함하는 적층 세라믹 전자부품.
제1항에 있어서, 상기 제1 전극층은 도전성 금속 및 글래스를 포함하고, 상기 제1 전극층의 도전성 금속은 구리(Cu)를 포함하는 적층 세라믹 전자부품.
제1항에 있어서, 상기 제2 전극층의 라만(Raman) 분석시, 2개의 피크(peak)가 검출되는 적층 세라믹 전자부품.
제11항에 있어서, 상기 탄소 소재는 그래핀을 포함하는 적층 세라믹 전자부품.
제11항에 있어서, 상기 2개의 피크(peak)는 D 밴드(band) 및 G 밴드(band)에서 검출되는 적층 세라믹 전자부품.

Description

적층 세라믹 전자부품{Multilayer Ceramic Electronic Component} 본 발명은 적층 세라믹 전자부품에 관한 것이다. 적층 세라믹 전자부품 중 적층 세라믹 커패시터(Multilayer Ceramic Capacitor, MLCC)는 소형이면서도 고용량이 보장된다는 장점으로 인하여 통신, 컴퓨터, 가전, 자동차 등의 산업에 사용되는 중요한 칩 부품이고, 특히, 휴대전화, 컴퓨터, 디지털 TV 등 각종 전기, 전자, 정보 통신 기기에 사용되는 핵심 수동 소자이다. 종래에는, 적층 세라믹 커패시터를 기판 등에 실장하기 위해 적층 세라믹 커패시터의 외부 전극은 전극층 상에 형성된 도금층을 포함하였다. 다만, 고온 환경에 의해 실장 시 기판의 휨과 도금층에 포함되는 주석(Sn)의 산화로 솔더 크랙이 발생하거나 접촉 저항이 증가하는 문제가 발생하였다. 이러한 문제점을 해결하기 위해 구리(Cu)를 포함하는 전극층과 은(Ag)과 팔라듐(Pd)을 포함하는 전극층으로 형성된 외부 전극 구조가 사용되고 있으며, 이러한 외부 전극을 사용할 경우, 주석 솔더링 대신 은 에폭시(Ag epoxy)를 도전성 접착제(Conductive glue)로 사용하여 적층 세라믹 커패시터를 기판에 실장할 수 있다. 다만, 이러한 2차 외부 전극 구조의 경우 상기 전극층이 서로 떨어지거나 벗겨지는 필-오프(peel-off) 현상이 발생할 수 있고, 내열 특성이 취약할 수 있으므로 전극 간 고착 강도, 내열 및 내습 특성이 개선된 적층 세라믹 커패시터가 요구된다. 도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 나타내는 사시도다. 도 2는 도 1의 Ⅰ-Ⅰ'단면도다. 도 3은 도 2의 P 영역을 확대한 확대도다. 도 4는 도 3의 Q 영역을 확대한 확대도다. 도 5는 제1 및 제2 전극층의 단면을 주사전자현미경(SEM)을 이용하여 분석한 이미지다. 도 6은 에너지분산형 분광분석법(EDS)을 통해 탄소 원소를 매핑한 이미지다. 도 7은 제2 전극층에 대한 라만(Raman) 분석 결과 그래프다. 도 8은 탄소 소재의 면적 비율에 따른 이온 마이그레이션(Ion migration) 현상을 촬영한 이미지이다. 도 9는 탄소 소재의 면적 비율에 따라 외부 전극이 외부 응력에 의해 파괴되는 형태를 촬영한 이미지이다. 도 10은 탄소 소재의 면적 비율에 따라 적층 세라믹 전자부품의 등가직렬저항(ESR)을 평가한 그래프이다. 이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 또한, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 도면에서, 제1 방향은 적층 방향 또는 두께(T) 방향, 제2 방향은 길이(L) 방향, 제3 방향은 폭(W) 방향으로 정의될 수 있다. 도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 전자부품을 나타내는 사시도다. 도 2는 도 1의 Ⅰ-Ⅰ'단면도다. 도 3은 도 2의 P 영역을 확대한 확대도다. 도 4는 도 3의 Q 영역을 확대한 확대도다. 이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)에 대해 설명하도록 한다. 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품(100)은 유전체층(111) 및 내부 전극(121, 122)을 포함하는 세라믹 바디(110), 세라믹 바디(110) 상에 배치되며, 내부 전극(121,122)과 연결되는 제1 전극층(131a, 131b) 및 제1 전극층(131a, 131b) 상에 배치되며, 은(Ag) 및 팔라듐(Pd)을 포함하는 도전성 금속(32a), 탄소 소재(32b), 및 글래스(32c)를 포함하는 제2 전극층(132a, 132b)을 포함하며, 제2 전극층(132a, 132b)의 적어도 일부 단면에서 탄소 소재(32b)가 차지하는 면적 비율은 1 내지 5%를 만족한다. 세라믹 바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 세라믹 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 세라믹 바디(110)에 포함된 세라믹 분말의 수축이나 모서리부의 연마로 인해 세라믹 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다. 세라믹 바디(110)는 제1 방향으로 마주보는 제1면 및 제2면(1, 2), 상기 제1면 및 제2면(1, 2)과 연결되고 제2 방향으로 마주보는 제3면 및 제4면(3, 4), 제1면 및 제2면(1, 2)과 연결되고 제3면 및 제4면(3, 4)과 연결되며 제3 방향으로 마주보는 제5면 및 제6면(5, 6)을 가질 수 있다. 세라믹 바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있을 수 있다. 세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다. 유전체층(111)은 세라믹 분말, 유기 용제 및 바인더를 포함하는 세라믹 그린시트의 소성에 의하여 형성될 수 있다. 세라믹 분말은 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으나, 예를 들어, 티탄산바륨계(BaTiO3) 재료, 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 이때, 유전체층(111)의 두께는 세라믹 바디(110)의 크기와 용량을 고려하여 10㎛ 이하일 수 있으며, 적층 세라믹 전자부품(100)의 소형화 및 고용량화를 위해 0.6㎛ 이하, 보다 바람직하게는 0.4㎛ 이하일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 여기서 유전체층(111)의 두께는 내부 전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다. 유전체층(111)의 두께는 세라믹 바디(110)의 제1 방향 및 제2 방향 단면을 1만 배율의 주사전자현미경으로 스캔하여 측정할 수 있다. 보다 구체적으로, 하나의 유전체층(111)의 다수의 지점, 예를 들면 제2 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다. 또한, 이러한 평균값 측정을 다수의 유전체층(111)으로 확장하여 평균값을 측정하면, 유전체층(111)의 평균 두께를 더욱 일반화할 수 있다. 세라믹 바디(110)는 바디(110)의 내부에 배치되며, 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부에 배치되는 제1 커버부(112) 및 상기 용량 형성부의 하부에 배치되는 제2 커버부(113)를 포함할 수 있다. 제1 커버부(112) 및 제2 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 상기 용량 형성부의 상하면에 각각 제1 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다. 제1 및 제2 커버부(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 구성을 가질 수 있다. 제1 및 제2 커버부(112, 113)는 각각 20㎛ 이하의 두께를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 내부 전극(121, 122)은 유전체층(111)과 번갈아 배치될 수 있으며, 복수의 제1 내부 전극(121)과 복수의 제2 내부 전극(122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 즉, 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(111)의 적층 방향을 따라 세라믹 바디(110)의 제3면 및 제4면(3,4)을 통해 번갈아 노출되도록 형성될 수 있다. 예를 들면, 복수의 제1 내부 전극(121)은 각각 세라믹 바디(110)의 제4면(4)과 이격되며 제3면(3)을 통해 노출될 수 있다. 또한, 복수의 제2 내부 전극(122)은 각각 세라믹 바디(110)의 제3면(3)과 이격되며 제4면(4)을 통해 노출될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 그 사이에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 복수의 제1 내부 전극(121) 및 복수의 제2 내부 전극(122)은 제1 방향으로 교대로 적층될 수 있으나, 이에 한정되는 것은 아니며, 제3 방향으로 교대로 적층될 수도 있다. 내부 전극(121, 122)은 세라믹 그린시트 상에 소정의 두께로 도전성 금속을 포함하는 내부전극용 도전성 페이스트를 인쇄함으로써 형성될 수 있다. 내부전극용 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 내부 전극(121, 122)에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 텅스텐(W), 티타늄(Ti) 및 이들의 합금 중 하나 이상일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 이때, 내부 전극(121, 122)의