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KR-102960930-B1 - MEMORY DEVICE AND PROGRAM OPERATION METHOD THEREOF

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Abstract

본 발명의 실시예에 따른 메모리 장치는, 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 다수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 한번 이상 수행하는 주변 회로; 및 상기 프로그램 루프의 수행 횟수가 기준 횟수를 초과하면 상기 프로그램 검증 동작 시 상기 다수의 비트 라인들에 인가되는 프리차지 전압의 레벨이 감소하도록 상기 주변 회로를 제어하는 프로그램 제어 회로를 포함한다.

Inventors

  • 최형진

Assignees

  • 에스케이하이닉스 주식회사

Dates

Publication Date
20260506
Application Date
20220308

Claims (19)

  1. 다수의 메모리 셀들을 포함하는 메모리 셀 어레이; 다수의 워드 라인들과 다수의 비트 라인들을 통해 상기 메모리 셀 어레이와 연결되고, 상기 다수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램 전압 인가 동작 및 프로그램 검증 동작을 포함하는 프로그램 루프를 한번 이상 수행하는 주변 회로; 및 상기 메모리 셀들이 멀티-레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 기준 횟수를 초과하면 상기 프로그램 검증 동작 시 상기 다수의 비트 라인들에 인가되는 프리차지 전압의 레벨이 감소하도록 상기 주변 회로를 제어하고, 상기 메모리 셀들이 싱글 레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 상기 기준 횟수 보다 작거나 같으면 상기 프로그램 검증 동작 시 상기 프리차지 전압의 레벨이 감소하도록 상기 주변 회로를 제어하는 프로그램 제어 회로 를 포함하는 메모리 장치.
  2. 제 1 항에 있어서, 상기 프로그램 제어 회로는, 상기 메모리 셀들이 상기 멀티-레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 상기 기준 횟수를 초과하면, 상기 프로그램 검증 동작 시에 상기 선택된 워드 라인에 인가되는 검증 전압의 레벨이 증가하도록 상기 주변 회로를 제어하는 메모리 장치.
  3. 제 1 항에 있어서, 상기 프로그램 제어 회로는, 상기 메모리 셀들이 상기 멀티-레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 제 1 기준 횟수를 초과하고 제 2 기준 횟수보다 작거나 같으면, 상기 프리차지 전압의 레벨이 직전 프로그램 루프의 프리차지 전압 보다 제 1 레벨만큼 감소하도록 제어하고, 상기 프로그램 루프의 수행 횟수가 상기 제 2 기준 횟수를 초과하면, 상기 프리차지 전압의 레벨이 직전 프로그램 루프의 프리차지 전압 보다 제 2 레벨만큼 감소하도록 제어하는 메모리 장치.
  4. 제 3 항에 있어서, 상기 프로그램 제어 회로는, 상기 프로그램 루프의 수행 횟수가 상기 제 1 기준 횟수를 초과하고 상기 제 2 기준 횟수보다 작거나 같으면, 상기 프로그램 검증 동작 시에 상기 선택된 워드 라인에 인가되는 검증 전압의 레벨이 직전 프로그램 루프의 검증 전압 보다 제 3 레벨만큼 증가하도록 제어하고, 상기 프로그램 루프의 수행 횟수가 상기 제 2 기준 횟수를 초과하면, 상기 프로그램 검증 동작 시에 상기 선택된 워드 라인에 인가되는 상기 검증 전압의 레벨을 직전 프로그램 루프의 검증 전압 보다 제 4 레벨만큼 증가시키도록 제어하는 메모리 장치.
  5. 삭제
  6. 제 1 항에 있어서, 상기 주변 회로는, 상기 프로그램 검증 동작 시 상기 다수의 비트 라인들에 상기 프리차지 전압을 제공하는 다수의 페이지 버퍼들; 및 센싱 제어 신호에 응답하여 상기 다수의 비트 라인들과 상기 다수의 페이지 버퍼들을 각각 연결하는 다수의 스위치들 을 포함하며, 상기 프로그램 제어 회로는, 상기 메모리 셀들이 멀티-레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 상기 기준 횟수를 초과하면, 상기 프로그램 검증 동작 시 상기 센싱 제어 신호의 구동력이 감소되도록 제어하는 메모리 장치.
  7. 삭제
  8. 제 1 항에 있어서, 상기 프로그램 제어 회로는, 상기 메모리 셀들이 상기 싱글 레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 상기 기준 횟수 보다 작거나 같으면, 상기 프로그램 검증 동작 시에 상기 선택된 워드 라인에 인가되는 검증 전압의 레벨이 증가하도록 상기 주변 회로를 제어하는 메모리 장치.
  9. 삭제
  10. 제 1 항에 있어서, 상기 주변 회로는, 상기 프로그램 검증 동작 시 상기 다수의 비트 라인들에 상기 프리차지 전압을 제공하는 다수의 페이지 버퍼들; 및 센싱 제어 신호에 응답하여 상기 다수의 비트 라인들과 상기 다수의 페이지 버퍼들을 각각 연결하는 다수의 스위치들 을 포함하며, 상기 프로그램 제어 회로는, 상기 메모리 셀들이 상기 싱글 레벨 셀들인 경우, 상기 프로그램 루프의 수행 횟수가 상기 기준 횟수 보다 작거나 같으면, 상기 프로그램 검증 동작 시 상기 센싱 제어 신호의 구동력이 감소되도록 제어하는 메모리 장치.
  11. 다수의 비트 라인들의 비트 라인 허용 전압 및 비트 라인 금지 전압을 설정하는 단계; 다수의 워드 라인들 중 선택된 워드 라인에 연결된 메모리 셀들에 프로그램 전압을 인가하는 프로그램 전압 인가 동작을 수행하는 단계; 및 프리차지 전압을 이용하여 상기 다수의 비트 라인들을 프리차지 시키고, 상기 선택된 워드 라인에 연결된 메모리 셀들에 검증 전압을 인가하여 프로그램 결과를 검증하는 프로그램 검증 동작을 수행하는 단계를 반복하여 수행하고, 상기 메모리 셀들이 멀티-레벨 셀들인 경우, 상기 프로그램 전압 인가 동작과 상기 프로그램 검증 동작의 수행 횟수가 기준 횟수를 초과하면 상기 프로그램 검증 동작 시 상기 프리차지 전압의 레벨을 감소시키고, 상기 메모리 셀들이 싱글 레벨 셀들인 경우, 상기 프로그램 전압 인가 동작과 상기 프로그램 검증 동작의 수행 횟수가 상기 기준 횟수 보다 작거나 같으면 상기 프리차지 전압의 레벨을 감소시키는 메모리 장치의 프로그램 동작 방법.
  12. 제 11 항에 있어서, 상기 메모리 셀들이 상기 멀티-레벨 셀들인 경우, 상기 수행 횟수가 상기 기준 횟수를 초과하면, 상기 프로그램 검증 동작 시 상기 검증 전압의 레벨을 증가시키는 단계 를 더 포함하는 메모리 장치의 프로그램 동작 방법.
  13. 제 11 항에 있어서, 상기 메모리 셀들이 상기 멀티-레벨 셀들인 경우, 상기 프리차지 전압의 레벨을 감소시키는 단계는, 상기 수행 횟수가 제 1 기준 횟수를 초과하고 제 2 기준 횟수보다 작거나 같으면, 상기 프리차지 전압의 레벨을 직전 프리차지 전압보다 제 1 레벨만큼 감소시키는 단계; 및 상기 수행 횟수가 상기 제 2 기준 횟수를 초과하면, 상기 프리차지 전압의 레벨을 직전 프로그램 검증 동작의 프리차지 전압 보다 제 2 레벨만큼 감소시키는 단계 를 포함하는 메모리 장치의 프로그램 동작 방법.
  14. 제 13 항에 있어서, 상기 수행 횟수가 상기 제 1 기준 횟수를 초과하고 상기 제 2 기준 횟수보다 작거나 같으면, 상기 프로그램 검증 동작 시에 상기 검증 전압의 레벨을 직전 프로그램 검증 동작의 검증 전압 보다 제 3 레벨만큼 증가시키는 단계; 및 상기 수행 횟수가 상기 제 2 기준 횟수를 초과하면, 상기 프로그램 검증 동작 시에 상기 검증 전압의 레벨을 직전 프로그램 검증 동작의 검증 전압 보다 제 4 레벨만큼 증가시키는 단계 를 더 포함하는 메모리 장치의 프로그램 동작 방법.
  15. 삭제
  16. 제 11 항에 있어서, 상기 프로그램 동작은, ISPP(Incremental Step Pulse Program) 방식으로 수행되는 메모리 장치의 프로그램 동작 방법.
  17. 삭제
  18. 제 11 항에 있어서, 상기 메모리 셀들이 상기 싱글 레벨 셀들인 경우, 상기 수행 횟수가 상기 기준 횟수 보다 작거나 같으면, 상기 프로그램 검증 동작 시 상기 검증 전압의 레벨을 증가시키는 단계 를 더 포함하는 메모리 장치의 프로그램 동작 방법.
  19. 삭제

Description

메모리 장치 및 그의 프로그램 동작 방법 {MEMORY DEVICE AND PROGRAM OPERATION METHOD THEREOF} 본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 비휘발성 메모리 장치의 프로그램 동작 방법에 관한 것이다. 메모리 장치는 휘발성 메모리 장치(Volatile memory device)와 비휘발성 메모리 장치(Nonvolatile memory device)로 구분될 수 있다. 이 중에서, 비휘발성 메모리 장치는 쓰기 및 읽기 속도가 휘발성 메모리 장치에 비하여 상대적으로 느리지만, 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위하여, 휴대용 전자 기기에 비휘발성 메모리 장치가 많이 사용된다. 비휘발성 메모리 장치는 데이터가 저장되는 방식에 따라 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등으로 구분될 수 있다. 플래시 메모리는 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다. 일반적으로, 하나의 비트 데이터를 저장하는 메모리 셀을 싱글 레벨 셀(SLC: Single Level Cell)이라 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC: Multi Level Cell)이라 한다. 싱글 레벨 셀은 문턱 전압에 따라 소거 상태와 프로그램 상태를 갖는다. 멀티 레벨 셀은 문턱 전압에 따라 소거 상태와 다수의 프로그램 상태를 갖는다. 최근에는, 플래시 메모리의 프로그램 동작 시 소모 전류를 줄이기 위한 다양한 방법이 시도되고 있다. 도 1 은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다. 도 2 는 도 1 의 메모리 장치를 설명하기 위한 도면이다. 도 3 은 도 2 의 메모리 블록들 중 어느 하나의 메모리 블록의 구조를 설명하기 위한 도면이다. 도 4a 및 도 4b 는 메모리 장치의 프로그램 동작의 예시적인 실시예를 나타내는 도면이다. 도 5 는 ISPP 방식의 프로그램 동작을 설명하기 위한 타이밍도 이다. 도 6 은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 순서도 이다. 도 7 은 도 6 의 프로그램 동작을 설명하기 위한 타이밍도 이다. 도 8 은 본 발명의 다른 실시예에 따른 프로그램 동작을 설명하기 위한 순서도 이다. 도 9 는 도 8 의 프로그램 동작을 설명하기 위한 타이밍도 이다. 도 10a 및 도 10b 는 본 발명의 또 다른 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도 이다. 도 11 은 본 발명의 실시예에 따른 도 2 의 프로그램 제어 회로의 상세 구성도 이다. 도 12 는 본 발명의 실시예에 따른 페이지 버퍼의 상세 구성도 이다. 도 13 은 본 발명의 실시예에 따른 프로그램 동작을 설명하기 위한 타이밍도 이다. 도 14a 및 도 14b 는 본 발명의 실시예에 따른 프로그램 루프에 따라 소모되는 전류를 보여주는 그래프 이다. 이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 그리고 명세서 전체에서, 어떤 부분이 다른 부분과 "접속"되어 있다고 할 때 이는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 다른 회로를 사이에 두고 "전기적으로 접속"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함" 또는 "구비"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다. 또한, 명세서 전체의 기재에 있어서 일부 구성요소들을 단수형으로 기재하였다고 해서, 본 발명이 그에 국한되는 것은 아니며, 해당 구성요소가 다수 개로 이루어질 수 있음을 알 것이다. 도 1 은 본 발명의 실시예에 따른 메모리 시스템(10)을 설명하기 위한 도면이다. 도 1 을 참조하면, 메모리 시스템(10)은 메모리 장치(100), 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(10)은, 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같이 호스트(30)의 제어에 따라 데이터를 저장하는 장치일 수 있다. 메모리 시스템(10)은 호스트(30)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은, SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다. 메모리 시스템(10)은, 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(10)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다. 메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작할 수 있다. 메모리 장치(100)는 데이터를 저장하는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록은 다수의 메모리 셀들을 포함할 수 있다. 메모리 블록은 메모리 장치(100)에 저장된 데이터를 지우는 단위일 수 있다. 메모리 블록은 다수의 페이지들을 포함할 수 있다. 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다. 실시예에 따라, 메모리 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명은 전하 저장층이 전도성 부유 게이트(floating gate; FG)로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 프로그램 동작, 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀 영역에 데이터를 저장할 수 있다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀 영역으로부터 저장된 데이터를 독출할 수 있다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 메모리 셀 영역에 저장된 데이터를 소거할 수 있다. 본 발명의 실시예에 따르면, 메모리 장치(100)는 프로그램 제어 회로(132)를 포함할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)로부