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KR-102960948-B1 - Electroluminescent Display Apparatus

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Abstract

본 실시예에 따른 전계 발광 표시장치는 기판 상에 위치하며, 제1 채널 영역을 제외한 나머지 영역이 도체화된 제1 반도체 패턴; 제1 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴의 상기 제1 채널 영역과 중첩되는 제1 게이트전극; 상기 제1 반도체 패턴, 상기 데이터라인 및 상기 제1 게이트전극을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 상에 위치하며, 제2 채널 영역을 제외한 나머지 영역이 도체화된 제2 반도체 패턴; 제2 게이트 절연막을 사이에 두고 상기 제2 반도체 패턴의 상기 제2 채널 영역과 중첩되는 제2 게이트전극; 및 상기 제1 반도체 패턴의 도체화 영역과 상기 제2 반도체 패턴의 도체화 영역이 상기 제1 층간 절연막을 사이에 두고 부분적으로 서로 중첩된다.

Inventors

  • 류원상
  • 신성수
  • 장윤경

Assignees

  • 엘지디스플레이 주식회사

Dates

Publication Date
20260506
Application Date
20211224

Claims (16)

  1. 기판 상에 위치하며, 제1 채널 영역을 제외한 나머지 영역이 도체화된 제1 반도체 패턴; 제1 게이트 절연막을 사이에 두고 상기 제1 반도체 패턴의 상기 제1 채널 영역과 중첩되는 제1 게이트전극; 상기 제1 반도체 패턴, 데이터라인 및 상기 제1 게이트전극을 덮는 제1 층간 절연막; 상기 제1 층간 절연막 상에 위치하며, 제2 채널 영역을 제외한 나머지 영역이 도체화된 제2 반도체 패턴; 제2 게이트 절연막을 사이에 두고 상기 제2 반도체 패턴의 상기 제2 채널 영역과 중첩되는 제2 게이트전극; 및 상기 제1 반도체 패턴의 도체화 영역과 상기 제2 반도체 패턴의 도체화 영역이 상기 제1 층간 절연막을 사이에 두고 부분적으로 서로 중첩되는 전계 발광 표시장치.
  2. 제 1 항에 있어서, 상기 제1 반도체 패턴의 도체화 영역과 상기 제2 반도체 패턴의 도체화 영역에 연결된 스토리지 커패시터를 더 포함한 전계 발광 표시장치.
  3. 제 2 항에 있어서, 상기 스토리지 커패시터의 제1 전극은, 상기 제1 층간 절연막을 사이에 두고 상기 제2 반도체 패턴의 도체화 영역과 부분적으로 중첩된 상기 제1 반도체 패턴의 일부 도체화 영역이 되고, 상기 스토리지 커패시터의 제2 전극은, 상기 제1 층간 절연막을 사이에 두고 상기 제1 반도체 패턴의 도체화 영역과 부분적으로 중첩된 상기 제2 반도체 패턴의 일부 도체화 영역이 되는 전계 발광 표시장치.
  4. 제 1 항에 있어서, 상기 데이터라인이 상기 제1 반도체 패턴의 도체화 영역에 직접 연결되는 전계 발광 표시장치.
  5. 제 1 항에 있어서, 상기 제2 반도체 패턴의 도체화 영역에 직접 연결된 기준전압 라인을 더 포함한 전계 발광 표시장치.
  6. 제 1 항에 있어서, 상기 제2 반도체 패턴, 상기 제2 게이트전극 및 상기 제1 층간 절연막을 덮는 제2 층간 절연막; 상기 제2 층간 절연막 상에 위치하며, 제3 채널 영역을 제외한 나머지 영역이 도체화된 제3 반도체 패턴; 및 제3 게이트 절연막을 사이에 두고 상기 제3 반도체 패턴의 상기 제3 채널 영역과 중첩되는 제3 게이트전극을 더 포함한 전계 발광 표시장치.
  7. 제 6 항에 있어서, 상기 제3 반도체 패턴의 도체화 영역에 직접 연결된 전원라인을 더 포함한 전계 발광 표시장치.
  8. 제 6 항에 있어서, 상기 제2 반도체 패턴의 도체화 영역 일부가 상기 제3 채널 영역과 중첩되는 전계 발광 표시장치.
  9. 제 8 항에 있어서, 상기 제2 반도체 패턴의 도체화 영역에는 일정 크기의 고정 전압이 인가되는 전계 발광 표시장치.
  10. 제 1 항에 있어서, 상기 제2 게이트 절연막 상에서 상기 제2 게이트전극으로부터 연장된 게이트라인을 더 포함하고, 상기 게이트라인은 상기 제2 게이트 절연막과 상기 제1 층간 절연막을 관통하는 제1 콘택홀을 통해 상기 제1 게이트전극에 연결된 전계 발광 표시장치.
  11. 제 1 항에 있어서, 상기 제1 게이트 절연막 상에서 상기 제1 게이트전극으로부터 연장된 제1 게이트라인과, 상기 제2 게이트 절연막 상에서 상기 제2 게이트전극으로부터 연장된 제2 게이트라인을 더 포함한 전계 발광 표시장치.
  12. 제 7 항에 있어서, 상기 제3 반도체 패턴, 상기 제3 게이트전극, 상기 전원라인 및 상기 제2 층간 절연막을 덮는 제3 층간 절연막; 및 상기 제3 층간 절연막 상에 위치하는 제1 도전성 연결 패턴을 더 포함하고, 상기 제1 도전성 연결 패턴은, 상기 제2 층간 절연막과 상기 제3 층간 절연막을 관통하는 제2 콘택홀을 통해 상기 제2 반도체 패턴의 도체화 영역에 연결되고, 상기 제3 층간 절연막을 관통하는 제3 콘택홀을 통해 상기 제3 반도체 패턴의 도체화 영역에 연결된 전계 발광 표시장치.
  13. 제 12 항에 있어서, 상기 제1 도전성 연결 패턴 및 상기 제3 층간 절연막을 덮는 유기 절연막; 및 상기 유기 절연막을 관통하는 화소 콘택홀을 통해 상기 제1 도전성 연결 패턴에 연결된 발광 소자를 더 포함한 전계 발광 표시장치.
  14. 제 7 항에 있어서, 상기 제3 반도체 패턴, 상기 제3 게이트전극, 상기 전원라인, 및 상기 제2 층간 절연막을 덮는 제3 층간 절연막; 및 상기 제3 층간 절연막 상에 위치하는 제2 도전성 연결 패턴을 더 포함하고, 상기 제2 도전성 연결 패턴은, 상기 제3 층간 절연막을 관통하는 제4 콘택홀을 통해 상기 제3 게이트전극에 연결되고, 상기 제1 층간 절연막과 상기 제2 층간 절연막과 상기 제3 층간 절연막을 관통하는 제5 콘택홀을 통해 상기 제1 반도체 패턴의 도체화 영역에 연결된 전계 발광 표시장치.
  15. 제 6 항에 있어서, 상기 제1 반도체 패턴의 도체화 영역, 상기 제2 반도체 패턴의 도체화 영역 및 상기 제3 반도체 패턴의 도체화 영역이 부분적으로 서로 중첩되는 전계 발광 표시장치.
  16. 제 6 항에 있어서, 상기 제1 반도체 패턴의 도체화 영역은 상기 제1 게이트전극과 상기 제1 게이트절연막에 의해 노출되고, 상기 제2 반도체 패턴의 도체화 영역은 상기 제2 게이트전극과 상기 제2 게이트절연막에 의해 노출되고, 상기 제3 반도체 패턴의 도체화 영역은 상기 제3 게이트전극과 상기 제3 게이트절연막에 의해 노출된 전계 발광 표시장치.

Description

전계 발광 표시장치{Electroluminescent Display Apparatus} 본 명세서는 전계 발광 표시장치에 관한 것이다. 전계 발광 표시장치는 다수의 화소들을 포함하며, 각 화소는 특정의 색을 방출할 수 있다. 각 화소는 발광 소자와 복수의 박막 트랜지스터들과 커패시터와 신호 배선들을 포함할 수 있다. 박막 트랜지스터들은 동일한 평면 상에 형성되기 때문에 신호 배선들과의 연결을 위한 콘택홀이 필요하고, 또한 커패시터를 형성하기 위한 별도의 점핑 배선과 콘택홀이 필요하다.콘택홀은 공정 마진을 위해 필요한 면적보다 더 넓게 형성되어야 한다. 기존의 전계 발광 표시장치는 많은 수의 콘택홀과 점핑 배선 등으로 인해 화소의 개구율과 화소 밀도(Pixel Per Inch,PPI)를 높이는 데 어려움이 있었다. 도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다. 도 2는 도 1의 표시패널에 구비된 일 화소의 등가 회로도이다. 도 3은 도 1의 표시패널에 구비된 일 화소의 구조를 나타낸 평면도이다. 도 4는 도 3의 A-B 선을 따라 절단한 화소의 일 단면도이다. 도 5는 도 3의 C-D 선을 따라 절단한 화소의 다른 단면도이다. 도 6a, 도 6b 및 도 6c는 기판 상에, 제1 반도체 패턴, 제1 박막 트랜지스터, 및 데이터 라인을 포함한 제1 회로 패턴을 형성하는 공정을 보여주는 도면들이다. 도 7a, 도 7b 및 도 7c는 제1 회로 패턴이 형성된 기판 상에, 제2 반도체 패턴, 제2 박막 트랜지스터, 기준전압 라인, 및 게이트라인을 포함한 제2 회로 패턴을 형성하는 공정을 보여주는 도면들이다. 도 8a, 도 8b 및 도 8c는 제1 회로 패턴과 제2 회로 패턴이 형성된 기판 상에, 제3 반도체 패턴, 제3 박막 트랜지스터, 및 전원 라인을 포함한 제3 회로 패턴을 형성하는 공정을 보여주는 도면들이다. 도 9는 제2 반도체 패턴의 도체화 영역 일부가 제3 박막 트랜지스터의 제3 채널 영역과 중첩될 때의 기술적 효과를 나타낸 도면이다. 본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서의 기술적 사상은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 본 명세서의 기술적 사상은 청구항의 범주에 의해 정의될 뿐이다. 본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다. 도 1은 본 명세서의 실시예에 따른 전계 발광 표시장치를 보여주는 블록도이다. 도 2는 도 1의 표시패널에 구비된 일 화소의 등가 회로도이다. 도 1 및 도 2를 참조하면, 본 실시예에 따른 전계 발광 표시장치는 표시패널(PNL), 타이밍 콘트롤러(TCON), 게이트 드라이버(GDRV), 및 데이터 드라이버(SDRV)를 포함할 수 있다. 표시패널(PNL)은 다수의 화소들(PXL) 및 각 화소(PXL)에 구동 신호를 전달하는 신호 배선들(GL, DL, RL, PL)을 포함할 수 있다. 신호 배선들(GL, DL, RL, PL)은 스캔 펄스(SCAN)를 화소(PXL)로 인가하는 게이트 라인(GL), 영상 표현을 위한 데이터 전압(Vdata)을 화소(PXL)로 인가하는 데이터 라인(DL), 발광 소자(EL)를 초기화하기 위한 기준 전압(Vref)을 화소(PXL)로 인가하는 기준전압 라인(RL), 및 화소 전원 전압(EVDD)을 화소(PXL)로 인가하기 위한 전원 라인(PL)을 포함할 수 있다. 데이터 전압(Vdata)은 영상 데이터의 계조에 따라 미리 정해진 전압 범위 내에서 변할 수 있는 전압이다. 반면에, 기준 전압(Vref)과 화소 전원 전압(EVDD)은 미리 설정된 크기로 고정된 전압이다. 기준전압 라인(RL)의 개수는 데이터 라인(DL)의 개수와 동일할 수 있다. 예를 들어, 수평 방향(게이트 라인(GL)의 연장 방향)으로 이웃한 복수의 픽셀들(PXL)이 서로 다른 기준전압 라인(RL)에 연결될 수 있다. 한편, 기준전압 라인(RL)의 개수는 데이터 라인(DL)의 개수보다 적을 수 있다. 예컨대, 수평 방향(게이트 라인(GL)의 연장 방향)으로 이웃한 복수의 픽셀들(PXL)이 동일한 기준전압 라인(RL)에 연결될 수 있다. 이 경우, 1 화소 행 중에서, 동일한 기준전압 라인(RL)에 연결된 복수의 픽셀들(PXL)은 하나의 단위 픽셀을 구성할 수 있다. 단위 픽셀을 구성하는 복수의 픽셀들(PXL)은 적색, 녹색, 청색 픽셀들(PXL)을 포함할 수 있으며, 백색 픽셀(PXL)을 더 포함할 수도 있다. 신호 배선들(GL, DL, RL, PL)은 각 화소(PXL)를 정의할 수 있다. 예를 들어, 각 화소(PXL)은 신호 배선들(GL, DL, RL, PL)에 의해 둘러싸일 수 있다. 각 화소(PXL)는 데이터전압(Vdata)의 크기에 대응되는 휘도의 빛을 방출할 수 있다. 각 화소(PXL) 내에는 신호 배선들(GL, DL, RL, PL)과 연결되는 도 2와 같은 픽셀 회로가 위치할 수 있다. 픽셀 회로는 제1 내지 제3 박막 트랜지스터들(T1,T2,T3)과 스토리지 커패시터(Cst)와 발광 소자(EL)를 포함할 수 있다. 제1 박막 트랜지스터(T1)는 스캔 펄스(SCAN)에 따라 턴 온 되어 데이터 라인(DL)을 제3 박막 트랜지스터(T3)의 제3 게이트전극(G3)에 연결함으로써, 데이터 전압(Vdata)이 제3 박막 트랜지스터(T3)의 제3 게이트전극(G3)에 인가되도록 한다. 제1 박막 트랜지스터(T1)는 제1 게이트전극(G1), 제1 소스전극(S1), 및 제1 드레인전극(D1)을 포함한 스위칭 트랜지스터이다. 제1 박막 트랜지스터(T1)의 제1 게이트전극(G1)은 게이트 라인(GL)에 연결되고, 제1 박막 트랜지스터(T1)의 제1 소스전극(S1)은 데이터 라인(DL)에 연결되며, 제1 박막 트랜지스터(T1)의 제1 드레인전극(D1)은 제1 노드(N1)를 통해 스토리지 커패시터(Cst)의 일측 전극과 제3 박막 트랜지스터(T3)의 제3 게이트전극(G3)에 연결된다. 제2 박막 트랜지스터(T2)는 스캔 펄스(SCAN)에 따라 턴 온 되어 기준전압 라인(RL)을 제3 박막 트랜지스터(T3)의 제3 소스전극(S3)에 연결함으로써, 기준 전압(Vref)이 제3 박막 트랜지스터(T3)의 제3 소스전극(G3) 및 백 게이트전극(BG3)과 발광 소자(EL)의 애노드전극에 인가되도록 한다. 제2 박막 트랜지스터(T2)는 제2 게이트전극(G2), 제2 소스전극(S2), 및 제2 드레인전극(D2)을 포함한 스위칭 트랜지스터이다. 제2 박막 트랜지스터(T2)의 제2 게이트전극(G2)은 게이트 라인(GL)에 연결되고, 제2 박막 트랜지스터(T2)의 제2 소스전극(S2)은 기준전압 라인(RL)에 연결되며, 제2 박막 트랜지스터(T2)의 제2 드레인전극(D2)은 제2 노드(N2)를 통해 스토리지 커패시터(Cst)의 타측 전극과 제3 박막 트랜지스터(T3)의 제3 소스전극(S3) 및 백 게이트전극(BG3)과 발광 소자(EL)의 애노드전극에 연결된다. 제3 박막 트랜지스터(T3)는 데이터 전압(Vdata)의 크기에 비례하는 구동 전류를 생성하는 구동 트랜지스터이며, 제3 게이트전극(G3), 제3 소스전극(S3), 제3 드레인전극(D3), 및 백 게이트전극(BG3)을 포함한다. 제3 박막 트랜지스터(T3)의 제3 게이트전극(G3)은 제1 노드(N1)에 연결되고, 제3 박막 트랜지스터(T3)의 제3 드레인전극(D3)은 전원 라인(PL)에 연결되며, 제3 박막 트랜지스터(T3)의 제3 소스전극(S3)은 제2 노드(N2)에 연결된다. 제3 박막 트랜지스터(T3)의 백 게이트전극(BG3)은 제2 노드(N2)에 연결되며, 제2 박막 트랜지스터(T2)를 통해 기준 전압(Vref)을 인가 받는다. 스토리지 커패시터(Cst)의 일측 전극은 제1 노드(N1)에 연결되고, 스토리지 커패시터(Cst)의 타측 전극은 제2 노드(N2)에 연결된다. 스토리지 커패시터(Cst)는 제3 박막 트랜지스터(T3)의 제3 게이트전극(G3)에 인가되는 데이터 전압(Vdata)을 일정 기간 동안 유지할 수 있다. 발광 소자(EL)는 제3 박막 트랜지스터(T3)의 제3 소스전극(S3)에 연결되고, 제3 박막 트랜지스터(T3)로부터 공급되는 구동 전류에 의해 발광한다. 발광 소자(EL)는 제2 노드(N2)에 연결된 애노드전극과 저전위 전원 전압(EVSS)에 연결된 캐소드전극과, 애노드전극과 캐소드전극 사이에 위치하는 적어도 하나 이상의 유기 발광층 또는, 적어도 하나 이상의 무기 발광층을 포함할 수 있다. 제1 내지 제3 박막 트랜지스터들(T1,T2,T3)은 각각 산