KR-102960950-B1 - Display apparatus having an oxide semiconductor

Abstract

본 발명은 디스플레이 장치에 관한 것이다. 상기 디스플레이 장치는 발광 소자 및 상기 발광 소자와 전기적으로 연결된 화소 구동 회로를 포함할 수 있다. 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터는 산화물 반도체로 이루어진 액티브 패턴을 포함할 수 있다. 상기 액티브 패턴의 소스 영역은 소스 반도체 패턴과 중첩하고, 상기 액티브 패턴의 드레인 영역은 드레인 반도체 패턴과 중첩할 수 있다. 상기 소스 반도체 패턴 및 상기 드레인 반도체 패턴은 n 타입 불순물을 포함할 수 있다. 상기 액티브 패턴의 채널 영역은 상기 소스 반도체 패턴 및 상기 드레인 반도체 패턴의 외측에 위치할 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 화소 구동 회로의 신뢰성이 향상될 수 있다.

Inventors

• 최성주
• 박재윤
• 서정석
• 임서연
• 정진원

Assignees

• 엘지디스플레이 주식회사

Dates

Publication Date

20260506

Application Date

20220831

Claims (15)

1. 소자 기판 상에 위치하고, n 타입 불순물을 포함하는 소스 반도체 패턴; 상기 소스 반도체 패턴과 이격되고, n 타입 불순물을 포함하는 드레인 반도체 패턴; 상기 소자 기판 상에 위치하고, 산화물 반도체로 이루어진 액티브 패턴을 포함하는 박막 트랜지스터; 및 상기 소스 반도체 패턴과 상기 액티브 패턴 사이 및 상기 드레인 반도체 패턴과 상기 액티브 패턴 사이에 위치하는 제 1 절연막을 포함하되, 상기 액티브 패턴은 상기 소스 반도체 패턴과 중첩하는 소스 영역, 상기 드레인 반도체 패턴과 중첩하는 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 위치하는 채널 영역을 포함하는 디스플레이 장치.
2. 제 1 항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역과 동일한 물질 구성비를 갖되, 상기 소스 영역의 저항 및 상기 드레인 영역의 저항은 상기 채널 영역의 저항보다 낮은 디스플레이 장치.
3. 제 1 항에 있어서, 상기 제 1 절연막 상에 위치하는 제 2 절연막을 더 포함하되, 상기 박막 트랜지스터는 상기 제 2 절연막 상에 위치하고, 상기 액티브 패턴의 상기 채널 영역과 중첩하는 게이트 전극을 더 포함하고, 상기 액티브 패턴은 상기 제 1 절연막 및 상기 제 2 절연막에 의해 둘러싸이는 디스플레이 장치.
4. 제 3 항에 있어서, 상기 액티브 패턴은 상기 소자 기판과 상기 게이트 전극 사이에 위치하는 디스플레이 장치.
5. 제 3 항에 있어서, 상기 소자 기판과 상기 소스 반도체 패턴 사이 및 상기 소자 기판과 상기 드레인 반도체 패턴 사이에 위치하는 버퍼 절연막; 및 상기 소자 기판과 상기 버퍼 절연막 사이에 위치하고, 상기 액티브 패턴과 중첩하는 차광 패턴을 더 포함하되, 상기 소스 반도체 패턴 및 상기 드레인 반도체 패턴은 상기 차광 패턴과 전기적으로 연결되는 디스플레이 장치.
6. 제 5 항에 있어서, 상기 박막 트랜지스터는 상기 액티브 패턴의 상기 소스 영역과 전기적으로 연결되는 소스 전극 및 상기 액티브 패턴의 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 더 포함하되, 상기 차광 패턴은 상기 박막 트랜지스터의 상기 소스 전극과 전기적으로 연결되는 디스플레이 장치.
7. 소자 기판 상에 위치하는 제 1 절연막; 상기 제 1 절연막 상에 위치하고, 산화물 반도체로 이루어진 제 1 액티브 패턴 및 상기 제 1 액티브 패턴의 채널 영역과 중첩하는 제 1 게이트 전극을 포함하는 제 1 박막 트랜지스터; 상기 소자 기판과 상기 제 1 절연막 사이에 위치하고, 상기 제 1 액티브 패턴의 소스 영역과 중첩하는 제 1 소스 반도체 패턴; 상기 소자 기판과 상기 제 1 절연막 사이에 위치하고, 상기 제 1 액티브 패턴의 드레인 영역과 중첩하는 제 1 드레인 반도체 패턴; 및 상기 제 1 절연막 상에 위치하고, 상기 제 1 액티브 패턴과 상기 제 1 게이트 전극 사이로 연장하는 제 2 절연막을 포함하되, 상기 제 1 소스 반도체 패턴 및 상기 제 1 드레인 반도체 패턴은 n 타입 불순물을 포함하고, 상기 제 1 게이트 전극은 상기 제 1 소스 반도체 패턴 및 상기 제 1 드레인 반도체 패턴과 전기적으로 연결되는 디스플레이 장치.
8. 제 7 항에 있어서, 상기 제 1 드레인 반도체 패턴은 상기 제 1 소스 반도체 패턴과 동일한 불순물을 포함하는 디스플레이 장치.
9. 제 7 항에 있어서, 상기 소자 기판과 상기 제 1 소스 반도체 패턴 사이 및 상기 소자 기판과 상기 제 1 드레인 반도체 패턴 사이에 위치하는 버퍼 절연막; 및 상기 소자 기판과 상기 버퍼 절연막 사이에 위치하고, 상기 제 1 액티브 패턴과 중첩하는 제 1 차광 패턴을 더 포함하되, 상기 제 1 차광 패턴은 상기 제 1 박막 트랜지스터의 상기 제 1 게이트 전극과 전기적으로 연결되는 디스플레이 장치
10. 제 9 항에 있어서, 상기 제 1 차광 패턴은 상기 제 1 소스 반도체 패턴 및 상기 제 1 드레인 반도체 패턴과 다른 물질을 포함하는 디스플레이 장치.
11. 제 9 항에 있어서, 상기 제 1 박막 트랜지스터와 이격되고, 산화물 반도체로 이루어진 제 2 액티브 패턴 및 상기 제 2 액티브 패턴의 채널 영역과 중첩하는 제 2 게이트 전극을 포함하는 제 2 박막 트랜지스터; 상기 제 2 액티브 패턴과 절연되고, 상기 제 2 액티브 패턴의 소스 영역과 중첩하는 제 2 소스 반도체 패턴; 및 상기 제 2 액티브 패턴과 절연되고, 상기 제 2 액티브 패턴의 드레인 영역과 중첩하는 제 2 드레인 반도체 패턴을 더 포함하되, 상기 제 2 소스 반도체 패턴 및 상기 제 2 드레인 반도체 패턴은 n 타입 불순물을 포함하고, 상기 제 2 게이트 전극은 상기 제 2 소스 반도체 패턴 및 상기 제 2 드레인 반도체 패턴과 전기적으로 연결되는 디스플레이 장치.
12. 제 11 항에 있어서, 상기 제 2 소스 반도체 패턴 및 상기 제 2 드레인 반도체 패턴은 상기 버퍼 절연막과 상기 제 1 절연막 사이에 위치하는 디스플레이 장치.
13. 제 11 항에 있어서, 상기 제 2 게이트 전극은 상기 소자 기판과 상기 버퍼 절연막 사이에 위치하는 디스플레이 장치.
14. 제 13 항에 있어서, 상기 제 2 게이트 전극은 상기 제 1 차광 패턴과 다른 층 상에 위치하는 디스플레이 장치.
15. 제 13 항에 있어서, 상기 제 2 절연막 상에 위치하고, 상기 제 2 액티브 패턴과 중첩하는 제 2 차광 패턴을 더 포함하되, 상기 제 2 차광 패턴은 상기 제 1 게이트 전극과 동일한 물질을 포함하는 디스플레이 장치.

Description

산화물 반도체를 포함하는 디스플레이 장치{Display apparatus having an oxide semiconductor} 본 발명은 각 화소 영역 내에 산화물 반도체로 이루어진 액티브 패턴이 위치하는 디스플레이 장치에 관한 것이다. 일반적으로 디스플레이 장치는 사용자에게 이미지를 제공한다. 예를 들어, 상기 디스플레이 장치는 발광 소자 및 상기 발광 소자와 전기적으로 연결되는 화소 구동 회로를 포함할 수 있다. 상기 발광 소자는 특정한 색을 나타내는 빛을 방출할 수 있다. 예를 들어, 상기 발광 소자는 제 1 전극과 제 2 전극 사이에 위치하는 발광층을 포함할 수 있다. 상기 화소 구동 회로는 상기 발광 소자의 동작을 제어할 수 있다. 예를 들어, 상기 화소 구동 회로는 게이트 신호에 따라 데이터 신호에 대응하는 구동 전류를 상기 발광 소자에 공급할 수 있다. 상기 화소 구동 회로는 적어도 하나의 박막 트랜지스터를 포함할 수 있다. 상기 박막 트랜지스터는 액티브 패턴, 게이트 전극, 소스 전극 및 드레인 전극을 포함할 수 있다. 상기 액티브 패턴은 상기 게이트 전극과 중첩하는 채널 영역, 상기 소스 전극과 전기적으로 연결되는 소스 영역 및 상기 드레인 전극과 전기적으로 연결되는 드레인 영역을 포함할 수 있다. 상기 채널 영역은 상기 소스 영역과 상기 드레인 영역 사이에 위치할 수 있다. 예를 들어, 상기 소스 영역 및 상기 드레인 영역은 상기 채널 영역보다 낮은 저항을 가질 수 있다. 상기 소스 영역 및 상기 드레인 영역은 상기 액티브 패턴과 상기 게이트 전극 사이에 위치하는 게이트 절연막의 식각 공정 또는 불순물의 도핑 공정에 의해 형성될 수 있다. 이에 따라, 상기 디스플레이 장치에서는 상기 액티브 패턴의 표면이 상기 식각 공정 또는 도핑 공정에 의해 물리적으로 손상될 수 있다. 또한, 상기 디스플레이 장치에서는 상기 소스 영역 및/또는 상기 드레인 영역의 불순물이 후속 공정에 의해 상기 채널 영역 방향으로 확산될 수 있다. 즉, 상기 디스플레이 장치에서는 불순물의 확산에 의해 상기 채널 영역의 폭이 감소될 수 있다. 따라서, 상기 디스플레이 장치에서는 상기 박막 트랜지스터의 전기적 특성 변화에 의해 이미지의 품질이 저하될 수 있다. 도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다. 도 3은 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역 내에 위치하는 제 1 박막 트랜지스터와 제 2 박막 트랜지스터의 평면 형상을 개략적으로 나타낸 도면이다. 도 4는 도 1의 I-I'선을 따라 절단한 단면 및 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다. 도 5는 도 3의 III-III'선을 따라 절단한 단면을 나타낸 도면이다. 도 6은 도 4의 K1 영역을 확대한 도면이다. 도 7 내지 14는 본 발명의 다른 실시 예에 따른 디스플레이 장치를 나타낸 도면들이다. 본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성 요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 상기 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다. 여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다. 본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다"　또는 "가지다"등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 발명의 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. (실시 예) 도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 개략적으로 나타낸 도면이다. 도 2는 본 발명의 실시 예에 따른 디스플레이 장치에서 단위 화소 영역의 회로를 나타낸 도면이다. 도 1 및 2를 참조하면, 본 발명의 실시 예에 따른 디스플레이 장치는 표시 패널(DP) 및 구동부들(GD, DD, TC, PU)을 포함할 수 있다. 상기 표시 패널(DP)은 사용자에게 제공될 이미지를 생성할 수 있다. 예를 들어, 상기 표시 패널(DP)은 다수의 화소 영역(PA)을 포함할 수 있다. 상기 구동부들(GD, DD, TC, PU)은 신호 배선들(GL, DL, PL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 이미지의 구현을 위한 다양한 신호를 제공할 수 있다. 예를 들어, 상기 구동부들(GD, DD, TC, PU)은 게이트 드라이버(GD), 데이터 드라이버(DD), 전원 유닛(PU) 및 타이밍 컨트롤러(TC)를 포함할 수 있다. 상기 신호 배선들(GL, DL, PL)은 상기 게이트 드라이버(GD)와 전기적으로 연결되는 게이트 라인들(GL), 상기 데이터 드라이버(DD)와 전기적으로 연결되는 데이터 라인들(DL) 및 상기 전원 유닛(PU)과 전기적으로 연결되는 전원전압 공급라인ㄴ들(PL)을 포함할 수 있다. 예를 들어, 상기 게이트 드라이버(GD)는 상기 게이트 라인들(GL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 게이트 신호를 순차적으로 인가하고, 상기 데이터 드라이버(DD)는 상기 데이터 라인들(DL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 데이터 신호를 인가하며, 상기 전원 유닛(PU)은 상기 전원전압 공급라인(PL)을 통해 상기 표시 패널(DP)의 각 화소 영역(PA)에 전원전압을 공급할 수 있다. 상기 타이밍 컨트롤러(TC)는 상기 게이트 드라이버(GD)의 동작 및 상기 데이터 드라이버(DD)의 동작을 제어할 수 있다. 예를 들어, 상기 게이트 드라이버(GD)는 상기 타이밍 컨트롤러(TC)로부터 클럭 신호들, 리셋 클럭 신호들 및 스타트 신호들을 인가받고, 상기 데이터 드라이버(DD)는 상기 타이밍 컨트롤러(TC)로부터 디지털 비디오 데이터 및 소스 타이밍 제어 신호를 인가받을 수 있다. 상기 표시 패널(DP)의 각 화소 영역(PA)은 특정한 색을 구현할 수 있다. 예를 들어, 각 화소 영역(PA) 내에는 발광 소자(500) 및 상기 발광 소자(500)와 전기적으로 연결된 화소 구동 회로(DC)가 위치할 수 있다. 상기 화소 구동 회로(DC)는 상기 구동부들(GD, DD, TC, PU)과 전기적으로 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(DC)는 상기 게이트 라인들(GL) 중 하나, 상기 데이터 라인들(DL) 중 하나 및 상기 전원전압 공급라인들(PL) 중 하나와 전기적으로 연결될 수 있다. 상기 화소 구동 회로(DC)는 상기 게이트 신호에 따라 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(500)에 공급할 수 있다. 예를 들어, 상기 화소 구동 회로(DC)는 제 1 박막 트랜지스터(T1), 제 2 박막 트랜지스터(T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 도 3은 각 화소 영역(PA) 내에 위치하는 상기 제 1 박막 트랜지스터(T1)와 상기 제 2 박막 트랜지스터(T2)의 평면 형상을 개략적으로 나타낸 도면이다. 도 4는 도 1의 I-I'선을 따라 절단한 단면 및 도 3의 II-II'선을 따라 절단한 단면을 나타낸 도면이다. 도 5는 도 3의 III-III'선을 따라 절단한 단면을 나타낸 도면이다. 도 6은 도 4의 K1 영역을 확대한 도면이다. 도 1 내지 6을 참조하면, 각 화소 영역(PA)의 상기 제 1 박막 트랜지스터(T1)와 상기 제 2 박막 트랜지스터(T2)는 소자 기판(100) 상에 위치할 수 있다. 상기 소자 기판(100)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 소자 기판(100)은 유리 또는 플라스틱을 포함할 수 있다. 상기 소자 기판(100)의 상부면 상에는 하부 버퍼 절연막(110)이 위치하고, 상기 제 1 박막 트랜지스터(T1) 및 상기 제 2 박막 트랜지스터(T2)은 상기 하부 버퍼 절연막(110) 상에 위치할 수 있다. 예를 들어, 사기 하부 버퍼 절연막(110)은 상기 소자 기판(100)의 상기 상부면과 직접 접촉할 수 있다. 상기 하부 버퍼 절연막(110)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 하부 버퍼 절연막(110)은 실리콘 산화물(SiO) 및 실리콘 질화물(SiN)과 같은 무기 절연 물질을 포함할 수 있다. 상기 하부 버퍼 절