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KR-102961067-B1 - MEMORY DEVICE AND OPERATION METHOD THEREOF

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Abstract

본 발명에 따른 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록, 복수의 구동 라인들을 통해 제1 비선택 전압을 출력하도록 구성된 전압 발생 회로, 및 복수의 구동 라인들을 복수의 워드라인들 중 비선택 워드라인들과 연결시도록 구성된 어드레스 디코딩 회로를 포함한다. 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 전압 발생 회로는 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 제1 비선택 워드라인들과 대응되는 제1 구동 라인들을 플로팅시키고, 비선택 워드라인들 중 제2 비선택 워드라인들이 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 제2 비선택 워드라인과 대응되는 제2 구동 라인들을 플로팅시키도록 더 구성된다.

Inventors

  • 남상완
  • 김형곤
  • 정봉길
  • 홍윤호
  • 황주성

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20211104

Claims (20)

  1. 복수의 워드라인들과 연결된 메모리 블록; 복수의 구동 라인들을 통해 제1 비선택 전압을 출력하도록 구성된 전압 발생 회로; 및 상기 복수의 구동 라인들을 상기 복수의 워드라인들 중 비선택 워드라인들과 연결시도록 구성된 어드레스 디코딩 회로를 포함하고, 상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 전압 발생 회로는 상기 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 상기 제1 비선택 워드라인들과 대응되는 제1 구동 라인들을 플로팅시키도록 더 구성되고; 상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 전압 발생 회로는 상기 비선택 워드라인들 중 제2 비선택 워드라인들이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 복수의 구동 라인들 중 상기 제2 비선택 워드라인과 대응되는 제2 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
  2. 제 1 항에 있어서, 상기 전압 발생 회로는: 상기 제1 비선택 전압을 출력하도록 구성된 제1 비선택 전압 발생기; 및 상기 제1 구동 라인들 및 상기 제2 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하고, 상기 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우 상기 제1 구동 라인들을 플로팅시키고, 상기 제2 비선택 워드라인들이 상기 제2 목표 레벨에 도달한 경우 상기 제2 구동 라인들을 플로팅시키도록 구성된 스위치 회로를 포함하는 메모리 장치.
  3. 제 2 항에 있어서, 상기 제1 구동 라인들 및 상기 제2 구동 라인들이 모두 플로팅된 경우, 상기 제1 비선택 전압 발생기는 비활성화되는 메모리 장치.
  4. 제 2 항에 있어서, 상기 전압 발생 회로는 제1 선택 읽기 전압을 출력하도록 구성된 선택 읽기 전압 발생기를 더 포함하고, 상기 스위치 회로는 상기 제1 선택 읽기 전압을 상기 복수의 구동 라인들 중 제3 구동 라인으로 제공하도록 더 구성되고, 상기 제3 구동 라인은 상기 복수의 워드라인들 중 선택 워드라인과 대응되는 메모리 장치.
  5. 제 4 항에 있어서, 상기 전압 발생 회로는 제2 비선택 전압을 생성하도록 구성된 제2 비선택 전압 발생기를 더 포함하고, 상기 스위치 회로는 상기 복수의 구동 라인들 중 제4 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하고, 상기 복수의 워드라인들 중 상기 선택 워드라인과 인접한 비선택 워드라인들이 제3 목표 레벨에 도달한 경우, 상기 제4 구동 라인들을 플로팅시키도록 더 구성되고, 상기 제4 구동 라인들은 상기 복수의 워드라인들 중 상기 인접한 비선택 워드라인들에 대응하는 메모리 장치.
  6. 제 5항에 있어서, 상기 제3 목표 레벨은 상기 제1 목표 레벨 및 상기 제2 목표 레벨 각각보다 높은 메모리 장치.
  7. 제 5항에 있어서, 상기 선택 읽기 전압 발생기는, 상기 워드라인 셋업 구간 이후의 센싱 동작 동안, 상기 제1 선택 읽기 전압을 제2 선택 읽기 전압으로 증가시키도록 더 구성되는 메모리 장치.
  8. 제 7 항에 있어서, 상기 선택 읽기 전압 발생기의 출력이 상기 제1 선택 읽기 전압으로부터 상기 제2 선택 읽기 전압으로 증가하는 동안, 상기 스위치 회로는 상기 제4 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하도록 더 구성된 메모리 장치.
  9. 제 8 항에 있어서, 상기 선택 읽기 전압 발생기의 출력이 상기 제2 선택 읽기 전압으로 증가한 경우, 상기 스위치 회로는 상기 제4 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
  10. 제 5 항에 있어서, 상기 제1 비선택 전압 발생기의 출력이 상기 제1 목표 레벨에 도달한 경우, 제1 스위칭 신호를 온-상태로부터 오프-상태로 변경하고, 상기 제1 비선택 전압 발생기의 상기 출력이 상기 제2 목표 레벨에 도달한 경우, 제2 스위칭 신호를 온-상태로부터 오프-상태로 변경하고, 상기 제2 비선택 전압 발생기의 출력이 상기 제3 목표 레벨에 도달한 경우, 제3 스위칭 신호를 온-상태로부터 오프-상태로 변경하도록 구성된 제어 로직 회로를 더 포함하고, 상기 스위치 회로는 상기 제1 스위칭 신호에 응답하여 상기 제1 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키고, 상기 제2 스위칭 신호에 응답하여 상기 제2 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키고, 상기 제3 스위칭 신호에 응답하여 상기 제4 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키는 메모리 장치.
  11. 제 10 항에 있어서, 상기 전압 발생 회로는: 상기 제1 내지 제3 스위칭 신호들을 기반으로 상기 제1 비선택 전압 발생기 및 상기 제2 비선택 전압 발생기의 출력들의 기울기가 동일해지도록 상기 제1 비선택 전압 발생기 및 상기 제2 비선택 전압 발생기에 대한 기울기 보상을 수행하도록 구성된 기울기 보상기를 더 포함하는 메모리 장치.
  12. 제 1 항에 있어서, 상기 메모리 장치는 상기 워드라인 셋업이 완료된 이후에, 상기 메모리 블록에 대한 읽기 동작, 프로그램 동작, 검증 동작, 및 소거 동작 중 적어도 하나를 수행하는 메모리 장치.
  13. 제1 전압을 출력하도록 구성된 제1 전압 발생기; 제2 전압을 출력하도록 구성된 제2 전압 발생기; 상기 제1 전압 발생기의 출력을 제1 구동 라인들 및 제3 구동 라인들과 선택적으로 연결하고, 상기 제2 전압 발생기의 출력을 제2 구동 라인들과 선택적으로 연결하도록 구성된 스위치 회로; 복수의 워드라인들과 연결된 메모리 블록; 및 상기 제1 구동 라인들을 상기 복수의 워드라인들 중 제1 비선택 워드라인과 연결하고, 상기 제2 구동 라인들을 상기 복수의 워드라인들 중 제2 비선택 워드라인들과 연결하고, 상기 제3 구동 라인들을 상기 복수의 워드라인들 중 제3 비선택 워드라인들과 연결하도록 구성된 어드레스 디코딩 회로를 포함하고, 상기 스위치 회로는: 상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 제1 전압 발생기의 출력을 상기 제1 구동 라인들과 연결하고, 상기 제1 전압 발생기의 출력이 제1 목표 레벨에 도달한 경우, 상기 제1 구동 라인들을 플로팅시키고; 상기 복수의 워드라인들에 대한 상기 워드라인 셋업 구간 동안, 상기 제1 전압 발생기의 출력을 상기 제3 구동 라인들과 연결하고, 상기 제1 전압 발생기의 출력이 제3 목표 레벨에 도달한 경우, 상기 제3 구동 라인들을 플로팅시키고; 상기 복수의 워드라인들에 대한 상기 워드라인 셋업 구간 동안, 상기 제2 전압 발생기의 출력을 상기 제2 구동 라인들과 연결하고, 상기 제2 전압 발생기의 출력이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 제2 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
  14. 삭제
  15. 제 13 항에 있어서, 선택 읽기 전압을 출력하도록 구성된 제3 전압 발생기를 더 포함하고, 상기 스위치 회로는 상기 제3 전압 발생기의 출력을 제4 구동 라인과 연결하도록 더 구성되고, 상기 어드레스 디코딩 회로는 제4 구동 라인을 상기 복수의 워드라인들 중 선택 워드라인과 연결하도록 더 구성되는 메모리 장치.
  16. 제 15 항에 있어서, 상기 제2 비선택 워드라인들은 상기 선택 워드라인과 인접한 비선택 워드라인들이고, 상기 메모리 장치의 센싱 동작 중, 상기 선택 읽기 전압의 레벨이 변경되는 동안, 상기 스위치 회로는 상기 제2 전압 발생기의 출력을 상기 제2 구동 라인들과 연결하도록 더 구성된 메모리 장치.
  17. 제 16 항에 있어서, 상기 제2 목표 레벨은 상기 제1 목표 레벨보다 높은 메모리 장치.
  18. 복수의 워드라인들과 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서, 상기 복수의 워드라인들 중 비선택 워드라인들로, 제1 전압 발생기로부터 생성된 제1 전압을 인가하는 단계; 상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 상기 제1 비선택 워드라인들을 플로팅시키는 단계; 및 상기 복수의 워드라인들에 대한 상기 워드라인 셋업 구간 동안, 상기 비선택 워드라인들 중 제2 비선택 워드라인들이 상기 제1 목표 레벨보다 높은 제2 목표 레벨에 도달한 경우, 상기 제2 비선택 워드라인들을 플로팅시키는 단계를 포함하는 동작 방법.
  19. 제 18 항에 있어서, 상기 복수의 워드라인들 중 선택 워드라인으로, 제2 전압 발생기로부터 생성된 선택 읽기 전압을 인가하는 단계; 및 상기 비선택 워드라인들이 모두 대응하는 목표 레벨에 도달한 경우, 상기 선택 워드라인과 연결된 메모리 셀들로 데이터를 감지하는 단계를 더 포함하는 동작 방법.
  20. 제 18 항에 있어서, 상기 비선택 워드라인들이 모두 대응하는 목표 레벨에 도달한 경우, 상기 제1 전압 발생기는 비활성화되는 동작 방법.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF} 본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는, 메모리 장치 및 그것의 동작 방법에 관한 것이다. 반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다. 플래시 메모리 장치는 사용자 시스템의 대용량 저장 매체로서 널리 사용된다. 최근 플래시 메모리 장치의 집적도가 항상됨에 따라, 하나의 메모리 블록에 연결된 워드라인들의 개수가 증가하고 있다. 다수의 워드라인들을 구동하는데 필요한 다양한 전원이 요구되며, 이에 따라 플래시 메모리 장치의 면적이 증가하거나 또는 소비 전력이 증가하는 문제점이 있다. 도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다. 도 3은 도 2의 메모리 셀들의 문턱 전압 산포도를 보여준다. 도 4는 도 2의 제1 메모리 블록에 포함된 워드라인들을 설명하기 위한 도면이다. 도 5는 도 2의 제1 메모리 블록에 대한 읽기 동작을 설명하기 위한 도면이다. 도 6은 도 1의 메모리 장치의 어드레스 디코딩 회로 및 구동 라인의 구조를 설명하기 위한 도면이다. 도 7a는 메모리 장치의 전압 발생 회로를 보여주는 도면이다. 도 7b를 도 7a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 8a는 도 1의 메모리 장치에 포함된 전압 발생 회로를 보여주는 블록도이다. 도 8b는 도 8a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 9a 내지 도 9d는 도 8b의 타이밍도에 따른 전압 발생 회로의 동작을 설명하기 위한 도면들이다. 도 10a는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 10b는 도 10a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 11은 도 1의 메모리 장치의 동작을 보여주는 순서도이다. 도 12a는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 12b는 도 12a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 13은 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 14a 및 도 14b는 도 13의 전압 발생 회로의 동작을 설명하기 위한 타이밍도들이다. 도 15는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 16a 내지 도 16c는 도 15의 전압 발생 회로의 동작을 설명하기 위한 도면들이다. 도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 스토리지 장치를 보여주는 블록도이다. 도 18a 및 도 18b는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 도면들이다. 도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다. 도 20은 본 발명의 예시적인 실시예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다. 이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다. 도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 일 실시 예에서, 메모리 장치(100)는 낸드 플래시 메모리에 기반된 불휘발성 메모리 장치일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 DRAM, SRAM, PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 타입의 메모리 장치들 중 하나일 수 있다. 도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코딩 회로(120), 전압 발생 회로(130), 페이지 버퍼 회로(140), 입출력 회로(150), 및 제어 로직 회로(160)를 포함할 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 비트라인들(BL) 및 공통 소스 라인 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결될 수 있다. 복수의 메모리 블록들의 구조는 도 2를 참조하여 더욱 상세하게 설명된다. 어드레스 디코딩 회로(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코딩 회로(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코딩 회로(120)는 디코딩 결과를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어할 수 있다. 전압 발생 회로(130)는 메모리 장치(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생 회로(130)는 전원 전압(VCC)을 기반으로, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 검증 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들 등과 같은 다양한 전압을 생성할 수 있다. 페이지 버퍼 회로(140)는 비트라인들(BL)을 통해, 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 비트라인들(BL)의 전압 변화를 감지함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 임시 저장할 수 있다. 페이지 버퍼 회로(140)는 입출력 회로(150)로부터 데이터를 수신하고, 수신된 데이터를 기반으로 비트라인들(BL)을 제어함으로써, 메모리 셀 어레이(110)에 데이터를 저장할 수 있다. 입출력 회로(150)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고 받을 수 있다. 예를 들어, 입출력 회로(150)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼 회로(140)로 전달할 수 있다. 입출력 회로(150)는 페이지 버퍼 회로(140)로부터 데이터(DATA)를 수신하고, 수신된 데이터를 외부 장치로 전달할 수 있다. 제어 로직 회로(160)는 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(160)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들을 기반으로 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 제어할 수 있다. 일 실시 예에서, 전압 발생 회로(130)는 시분할 방식으로 다양한 전압들을 생성하거나 또는 구동 라인들(Si)로 제공할 수 있다. 예를 들어, 전압 발생 회로(130)로부터 생성된 다양한 전압들은 구동 라인들(Si)을 통해 어드레스 디코딩 회로(120)로 제공될 수 있다. 이 때, 구동 라인들(Si)을 통해 제공되는 전압들은 동작 타입에 따라 다양한 레벨을 가질 수 있다. 일 예로서, 메모리 장치(100)가 읽기 동작을 수행하는 경우, 선택 워드라인으로 선택 읽기 전압이 제공되며, 비선택 워드라인들로 비선택 읽기 전압들이 제공될 수 있다. 이 때, 비선택 읽기 전압들은 비선택 워드라인들의 물리적 위치 또는 물리적 특성에 따라 다양한 레벨을 가질 수 있다. 전압 발생 회로(130)는 복수의 비선택 워드라인들로 제공되는 비선택 읽기 전압들을 시분할 형태로 생성할 수 있다. 예를 들어, 특정 비선택 워드라인의 전압 레벨이 목표 레벨에 도달한 경우, 전압 발생 회로(130)는 특정 비선택 워드라인과 대응되는 구동 라인을 플로팅시킬 수 있다. 이 경우, 특정 비선택 워드라인은 목표 레벨로 유지될 수 있으며, 특정 비선택 워드라인으로 추가적인 전원이 연결되지 않기 때문에, 전체적인 구동 전력이 감소될 수 있다. 본 발명에 따른 전압 발생 회로(130)의 워드라인 셋업 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다. 이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 메모리 장치(100)의 읽기 동작을 기준으로 본 발명의 실시 예들이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 워드라인 셋업 동작 또는 다른 다양한 동작 전압을 생성하는 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 검증 동작, 소거 동작 등)에서 본 발명의 실시 예들이 적용될 수 있음이 이해될 것이다. 도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다. 일 실시 예에서, 도 1의 메모리 장치(100)는 복수의 메모리 블록들을 포함하는 플래시 메모리 장치일 수 있다. 도 2를 참조하여, 3차원 구조의 메모리 블록이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 메모리 블록은 2차원 구조의 메모리 블록의 구조를 가질 수 있다. 도 2를 참조하여 제1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 각각은 도 2를 참조하여 설명된 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다. 일 실시 예에서, 도 2를 참조하여 설명되는 제1 메모리 블록(BLK1)은 메모리 장치(120)의 물리적 소거 단위일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 단위는 페이지 단위, 워드라인 단위, 서브 블록 단위 등으로 변형될 수 있다. 도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.