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KR-102961157-B1 - Flip-Flop Circuit Device for Improving Operating Speed

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Abstract

본 발명은 플립플롭(Flip-Flop) 회로 장치에 관한 것으로 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터 및 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성하는 제2 인버터를 포함하는 클록신호 생성부, 입력된 데이터를 전송하는 제1 전송 게이트, 제1 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제1 래치부, 제1 래치부로부터 출력된 데이터를 전송하는 제2 전송 게이트, 및 제2 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부를 포함하며, 제1 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 비반전클록신호(CLKD)가 인가되고, 제2 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되는 것을 특징으로 한다.

Inventors

  • 유스코트승문
  • 신동영
  • 정민철
  • 김영승

Assignees

  • 주식회사 메타씨앤아이

Dates

Publication Date
20260506
Application Date
20241128
Priority Date
20220914

Claims (14)

  1. 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터 및 상기 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성하는 제2 인버터를 포함하는 클록신호 생성부; 입력된 데이터를 전송하는 제1 전송 게이트; 상기 제1 전송 게이트를 통해 전송된 상기 데이터를 래치하여 출력하는 제1 래치부; 상기 제1 래치부로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부;를 포함하며, 상기 제1 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 비반전클록신호(CLKD)가 인가되고, 상기 제2 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제1 래치부는 상기 제1 전송 게이트의 출력 노드와 연결된 제3 인버터 및 상기 제3 인버터의 출력 노드에서 상기 제3 인버터의 입력 노드로 피드백 되도록 연결된 제4 인버터를 포함하고, 상기 제2 래치부는 상기 제2 전송 게이트의 출력 노드와 연결되고 리셋입력을 포함하는 낸드 게이트 및 상기 낸드 게이트의 출력 노드에서 상기 낸드 게이트의 입력 노드로 피드백 되도록 연결된 제5 인버터를 포함하며, 상기 낸드 게이트의 N형 트랜지스터들은 상기 제3 인버터보다 임계전압(Vth)이 낮은 트랜지스터들로 구성되고, 상기 제4 인버터 및 상기 제5 인버터는 상기 제3 인버터보다 임계전압(Vth)이 높은 트랜지스터들로 구성되는, 플립플롭 회로 장치.
  2. 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터 및 상기 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성하는 제2 인버터를 포함하는 클록신호 생성부; 입력된 데이터를 전송하는 제1 전송 게이트; 상기 제1 전송 게이트를 통해 전송된 상기 데이터를 래치하여 출력하는 제1 래치부; 상기 제1 래치부로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부;를 포함하며, 상기 제1 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 비반전클록신호(CLKD)가 인가되고, 상기 제2 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제1 래치부는 상기 제1 전송 게이트의 출력 노드와 연결된 제3 인버터 및 상기 제3 인버터의 출력 노드에서 상기 제3 인버터의 입력 노드로 피드백 되도록 연결된 제4 인버터를 포함하고, 상기 제2 래치부는 상기 제2 전송 게이트의 출력 노드와 연결되고 리셋입력을 포함하는 낸드 게이트 및 상기 낸드 게이트의 출력 노드에서 상기 낸드 게이트의 입력 노드로 피드백 되도록 연결된 제5 인버터를 포함하며, 상기 낸드 게이트의 N형 트랜지스터들은 상기 제3 인버터보다 게이트 길이(gate length)가 짧은 트랜지스터들로 구성되고, 상기 제4 인버터 및 상기 제5 인버터는 상기 제3 인버터보다 게이트 길이가 긴 트랜지스터들로 구성되는, 플립플롭 회로 장치.
  3. 제 1 항에 있어서, 상기 제1 래치부와 상기 제2 래치부에는 각각 상이한 전원 전압이 인가되는, 플립플롭 회로 장치.
  4. 제 3 항에 있어서, 상기 제1 래치부의 전원 전압이 상기 제2 래치부의 전원 전압보다 높은, 플립플롭 회로 장치.
  5. 제 4 항에 있어서, 상기 제2 래치부의 입력단에는 두꺼운 산화물 트랜지스터들(thick oxide transistors)이 사용되는, 플립플롭 회로 장치.
  6. 제 3 항에 있어서, 상기 제1 래치부의 전원 전압이 상기 제2 래치부의 전원 전압보다 낮은, 플립플롭 회로 장치.
  7. 제 6 항에 있어서, 상기 제1 래치부와 상기 제2 래치부 사이에 전압 레벨 쉬프터를 더 포함하는, 플립플롭 회로 장치.
  8. 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터를 포함하는 클록신호 생성부; 입력 데이터를 전송하는 제1 전송 게이트; 상기 제1 전송 게이트를 통해 전송된 상기 데이터를 래치하여 출력하는 제1 래치부; 상기 제1 래치부로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부;를 포함하며, 상기 제1 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제2 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제1 래치부는 상기 제1 전송 게이트의 출력 노드와 연결된 제2 인버터 및 상기 제2 인버터의 출력 노드에서 상기 제2 인버터의 입력 노드로 피드백 되도록 연결된 제3 인버터를 포함하고, 상기 제2 래치부는 상기 제2 전송 게이트의 출력 노드와 연결되고 리셋입력을 포함하는 낸드 게이트 및 상기 낸드 게이트의 출력 노드에서 상기 낸드 게이트의 입력 노드로 피드백 되도록 연결된 제4 인버터를 포함하며, 상기 낸드 게이트의 N형 트랜지스터들은 상기 제2 인버터보다 임계전압(Vth)이 낮은 트랜지스터들로 구성되고, 상기 제3 인버터 및 상기 제4 인버터는 상기 제2 인버터보다 임계전압(Vth)이 높은 트랜지스터들로 구성되는, 플립플롭 회로 장치.
  9. 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터를 포함하는 클록신호 생성부; 입력 데이터를 전송하는 제1 전송 게이트; 상기 제1 전송 게이트를 통해 전송된 상기 데이터를 래치하여 출력하는 제1 래치부; 상기 제1 래치부로부터 출력된 데이터를 전송하는 제2 전송 게이트; 및 상기 제2 전송 게이트를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부;를 포함하며, 상기 제1 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제2 전송 게이트에는 상기 반전클록신호(CLKB)와 상기 클록신호(CLK)가 인가되고, 상기 제1 래치부는 상기 제1 전송 게이트의 출력 노드와 연결된 제2 인버터 및 상기 제2 인버터의 출력 노드에서 상기 제2 인버터의 입력 노드로 피드백 되도록 연결된 제3 인버터를 포함하고, 상기 제2 래치부는 상기 제2 전송 게이트의 출력 노드와 연결되고 리셋입력을 포함하는 낸드 게이트 및 상기 낸드 게이트의 출력 노드에서 상기 낸드 게이트의 입력 노드로 피드백 되도록 연결된 제4 인버터를 포함하며, 상기 낸드 게이트의 N형 트랜지스터들은 상기 제2 인버터보다 게이트 길이(gate length)가 짧은 트랜지스터들로 구성되고, 상기 제3 인버터 및 상기 제4 인버터는 상기 제2 인버터보다 게이트 길이가 긴 트랜지스터들로 구성되는, 플립플롭 회로 장치.
  10. 제 8 항에 있어서, 상기 제1 래치부와 상기 제2 래치부에는 각각 상이한 전원 전압이 인가되는, 플립플롭 회로 장치.
  11. 제 10 항에 있어서, 상기 제1 래치부의 전원 전압이 상기 제2 래치부의 전원 전압보다 높은, 플립플롭 회로 장치.
  12. 제 11 항에 있어서, 상기 제2 래치부의 입력단에는 두꺼운 산화물 트랜지스터들(thick oxide transistors)이 사용되는, 플립플롭 회로 장치.
  13. 제 10 항에 있어서, 상기 제1 래치부의 전원 전압이 상기 제2 래치부의 전원 전압보다 낮은, 플립플롭 회로 장치.
  14. 제 13 항에 있어서, 상기 제1 래치부와 상기 제2 래치부 사이에 전압 레벨 쉬프터를 더 포함하는, 플립플롭 회로 장치.

Description

동작 속도를 향상시키는 플립플롭 회로 장치{Flip-Flop Circuit Device for Improving Operating Speed} 본 발명은 동작 속도를 향상시키는 플립플롭 회로 장치에 관한 것으로, 구체적으로는 전송 게이트에 클록신호(CLK), 반전클록신호(CLKB), 및 비반전클록신호(CLKD)를 조합하여 사용함으로써 신호 지연 시간을 줄일 수 있고, 임계전압(Vth) 또는 게이트 길이(gate length)가 상이한 트랜지스터들을 사용하여 회로의 동작 속도를 높이거나, 누설 전류를 줄일 수 있는 플립플롭 회로 장치에 관한 것이다. 플립플롭 회로는 디지털 논리 회로에서 정보의 저장과 전송에 사용되는 중요한 회로이다. 플립플롭 회로는 이진 정보(0 또는 1)를 안정하게 저장하고 전달하는 기능을 수행하며, 디지털 시스템에서 데이터 레지스터, 메모리, 상태 기억 등 다양한 용도로 사용되고 있다. 플립플롭 회로는 일반적으로 게이트 트랜지스터와 논리 게이트로 구성되며, 트리거 신호와 입력 신호를 기반으로 상태를 변경하고, 클록 신호에 의해 동작한다. 종래에는 플립플롭의 전송 게이트를 제어하는 신호로 반전클록신호(CLKB)와 비반전클록신호(CLKD)를 사용하여 2단의 인버터 지연 시간이 경과한 후 전송 게이트를 제어하는 방식을 사용하였다. 예를 들어, 도 1을 참조하면, 입력 신호는 클록 신호(CLK)의 상승 에지가 발생할 때, MP3/MN3 전송 게이트(120)를 통과하여 제1 래치 회로부(130)로 전송되고, 래치된 출력 신호가 MP4/MN4 전송 게이트(140)를 통과한 후, 제2 래치 회로부(150)로 전달되어 출력 신호를 생성하는 과정을 거친다. 이러한 설계 방법에서는 MP4/MN4 전송 게이트(140)를 제어하는 신호로서 반전 클록신호(CLKB)와 비반전클록신호(CLKD)를 사용하여 2단 인버터(MP1/MN1 및 MP2/MN2)의 지연 시간 이후 MP4/MN4 전송 게이트(140)를 제어함으로써, 플립플롭 회로의 신호 지연 시간이 발생하는 문제점이 있다. 또한, 종래의 플립플롭 회로는 회로 설계를 단순화하고, 제조 과정의 복잡성을 피하기 위해 모든 트랜지스터가 동일한 임계전압(Vth) 및 동일한 게이트 길이를 가지도록 설계되었다. 이렇게 하면 모든 트랜지스터의 전기적 특성이 일치하게 되어 신호 처리의 일관성이 보장되지만, 회로의 전력 소비를 최적화하거나 성능을 향상시키는 데에 있어 많은 제약이 따른다. 도 1은 종래의 플립플롭 회로 장치(100)를 나타내는 도면이다. 도 2는 본 발명의 일 실시예에 따른 플립플롭 회로 장치(200)를 나타내는 도면이다. 도 3은 본 발명의 또 다른 실시예에 따른 플립플롭 회로 장치(300)를 나타내는 도면이다. 도 4는 본 발명의 또 다른 실시예에 따른 전압 레벨 쉬프터(460)를 포함하는 플립플롭 회로 장치(400)를 나타내는 도면이다. 도 5는 본 발명의 또 다른 실시예에 따른 노어(NOR) 게이트(551) 및 인버터(552)로 구성되는 제2 래치부(550)를 나타내는 도면이다. 아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 명확하게 설명하기 위해 도면에서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한, 도면을 참고하여 설명하면서, 같은 명칭으로 나타낸 구성일지라도 도면에 따라 도면 번호가 달라질 수 있고, 도면 번호는 설명의 편의를 위해 기재된 것에 불과하고 해당 도면 번호에 의해 각 구성의 개념, 특징, 기능 또는 효과가 제한 해석되는 것은 아니다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소도 제1구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다. 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다. 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에 있어서 '부(部)' 또는 '모듈'이란, 하드웨어 또는 소프트웨어에 의해 실현되는 유닛(unit), 양방을 이용하여 실현되는 유닛을 포함하며, 하나의 유닛이 둘 이상의 하드웨어를 이용하여 실현되어도 되고, 둘 이상의 유닛이 하나의 하드웨어에 의해 실현되어도 된다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 플립플롭 회로 장치에 대해 상세하게 설명한다. 도 1은 종래의 플립플롭 회로 장치(100)를 나타내는 도면이다. 도 1을 참조하면, 종래의 플립플롭 회로 장치(100)는 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터(111) 및 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성하는 제2 인버터(112)를 포함하는 클록신호 생성부(110), 반전클록신호(CLKB)와 비반전클록신호(CLKD)에 응답하여 데이터를 전송하는 제1 전송 게이트(120), 제1 전송 게이트를 통해 전송된 상기 데이터를 래치하여 출력하는 제1 래치부(130), 반전클록신호(CLKB)와 비반전클록신호(CLKD)에 응답하여 제1 래치부로(130)부터 출력된 데이터를 전송하는 제2 전송 게이트(140), 및 제2 전송 게이트(140)를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부(150)를 포함한다. 종래의 플립플롭 회로는 제2 전송 게이트(140)의 MP4/MN4를 제어하는 신호로서 반전클록신호(CLKB)와 비반전클록신호(CLKD)를 사용하였다. 종래의 방식은 MP1/MN1로 구성된 인버터에서 인버팅된 반전클록신호(CLKB)와 MP2/MN2로 구성된 인버터에서 인버팅된 비반전클록신호(CLKD)를 사용함으로써 2단의 인버터 지연 시간이 존재하였다. 이는 전체 플립플롭 회로의 신호 지연 시간에 영향을 준다. 따라서 본 발명에서는 신호 지연 시간을 줄이기 위하여 제1 및/또는 제2 전송 게이트(120, 140)에 비반전클록신호(CLKD) 대신에 클록신호(CLK)를 직접 인가하여 2단 인버터의 사용으로 인한 시간 지연을 줄이는 방법을 채택하고자 한다. 도 2는 본 발명의 일 실시예에 따른 플립플롭 회로 장치(200)를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 플립플롭 회로 장치(200)는 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하는 제1 인버터(211) 및 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성하는 제2 인버터(212)를 포함하는 클록신호 생성부(210), 반전클록신호(CLKB)와 비반전클록신호(CLKD)에 응답하여 데이터를 전송하는 제1 전송 게이트(220), 제1 전송 게이트(220)를 통해 전송된 데이터를 래치하여 출력하는 제1 래치부(230), 반전클록신호(CLKB)와 클록신호(CLK)에 응답하여 제1 래치부(230)로부터 출력된 데이터를 전송하는 제2 전송 게이트(240), 및 제2 전송 게이트(240)를 통해 전송된 데이터를 래치하여 출력하는 제2 래치부(250)를 포함한다. 클록신호 생성부(210)는 P형 트랜지스터(MP1)와 N형 트랜지스터(MN1)로 구성된 제1 인버터(211)와 P형 트랜지스터(MP2)와 N형 트랜지스터(MN2)로 구성된 제2 인버터(212)를 포함한다. 제1 인버터(211)는 클록신호(CLK)를 인버팅하여 반전클록신호(CLKB)를 생성하고, 제2 인버터(212)는 반전클록신호(CLKB)를 인버팅하여 비반전클록신호(CLKD)를 생성한다. 여기서, 반전클록신호(CLKB)는 제1 전송 게이트(220)의 트랜지스터 MN3와 제2 전송 게이트(240)의 트랜지스터 MP4에 인가될 수 있고, 비반전클록신호(CLKD)는 제1 전송 게이트(220)의 트랜지스터 MP3에 인가될 수 있다. 제1 인버터(211)와 제2 인버터(212)의 입력 전원 전압은 VDD(V)이며 응용에 따라 다른 전원 전압값을 가질 수도 있다. 제1 전송 게이트(220)는 클록신호 생성부(210)로부터 생성된 반전클록신호(CLKB)와 비반전클록신호(CLKD)에 응답하여 데이터(D)를 제1 래치부(230)로 전송한다. 제1 래치부(230)는 P형 트랜지스터(MP5)와 N형 트랜지스터(MN5)로 구성된 제3 인버터(231)와 P형 트랜지스터(MP6)와 N형 트랜지스터(MN6)로 구성된 제4 인버터(232)를 포