KR-102961198-B1 - Semiconductor Device and Semiconductor Package including the same

Abstract

본 발명은 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것이다. 본 발명에 따른 반도체 소자는, 리세스 영역을 가지는 기판, 상기 리세스 영역 내에 제공되는 3차원 망상 구조의 제1 전극, 상기 리세스 영역 내에 제공되고, 상기 제1 전극을 덮는 제1 유전막, 상기 리세스 영역 내에 제공되고, 상기 제1 유전막을 덮는 제2 전극, 및 상기 리세스 영역의 잔부를 채우고, 상기 제2 전극을 덮는 몰딩막을 포함할 수 있다.

Inventors

• 김진구
• 이두환
• 이상규
• 이정호
• 정태성

Assignees

• 삼성전자주식회사

Dates

Publication Date

20260506

Application Date

20211110

Claims (10)

1. 리세스 영역을 가지는 기판; 상기 리세스 영역 내에 제공되는 3차원 망상 구조의 제1 전극; 상기 리세스 영역 내에 제공되고, 상기 제1 전극을 덮는 제1 유전막; 상기 리세스 영역 내에 제공되고, 상기 제1 유전막을 덮는 제2 전극; 및 상기 리세스 영역의 잔부를 채우고, 상기 제2 전극을 덮는 몰딩막을 포함하고, 상기 제1 유전막은 상기 제1 전극을 컨포멀하게 덮고, 상기 제2 전극은 상기 제1 유전막을 컨포멀하게 덮는 반도체 소자.
2. 삭제
3. 제1 항에 있어서, 상기 제2 전극을 컨포멀하게 덮는 제2 유전막; 및 상기 제2 유전막을 컨포멀하게 덮는 제3 전극을 더 포함하는 반도체 소자.
4. 제1 항에 있어서, 상기 기판 상에 제공되고, 상기 제1 전극과 연결되는 제1 전극 패드; 및 상기 기판 상에 제공되고, 상기 제2 전극과 연결되는 제2 전극 패드를 더 포함하는 반도체 소자.
5. 제4 항에 있어서, 상기 몰딩막은 상기 제1 전극 패드의 상면 및 상기 제2 전극 패드의 상면을 노출시키는 반도체 소자.
6. 제1 항에 있어서, 상기 제1 전극은 복수의 입자들이 3차원 망상 구조로 연결된 형상을 가지는 반도체 소자.
7. 제6 항에 있어서, 상기 입자들은 금속 입자들 및 금속으로 도금된 폴리머 입자들 중에서 적어도 하나를 포함하는 반도체 소자.
8. 제7 항에 있어서, 상기 금속은 Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함하는 반도체 소자.
9. 인터포저 기판; 및 상기 인터포저 기판의 상면 상에 실장된 반도체 칩을 포함하되, 상기 인터포저 기판은: 리세스 영역을 가지는 기판층; 상기 리세스 영역 내의 커패시터; 및 상기 기판층 상의 배선층을 포함하고, 상기 커패시터는: 3차원 망상 구조의 제1 전극; 상기 제1 전극을 덮는 제1 유전막; 및 상기 제1 유전막을 덮는 제2 전극을 포함하는 반도체 패키지.
10. 인터포저 기판, 상기 인터포저 기판은 그 내부에 커패시터를 포함하고; 상기 인터포저 기판의 상면 상에 실장된 제1 반도체 칩; 및 상기 인터포저 기판 하면 상의 외부 단자들을 포함하되, 상기 커패시터는: 입자들이 연결되어 3차원 망상 구조를 가지는 제1 전극; 상기 제1 전극을 덮는 제1 유전막; 상기 제1 유전막을 덮는 제2 전극; 상기 제1 전극과 연결되는 제1 전극 패드; 및 상기 제2 전극과 연결되는 제2 전극 패드를 포함하는 반도체 패키지.

Description

반도체 소자 및 이를 포함하는 반도체 패키지{Semiconductor Device and Semiconductor Package including the same} 본 발명은 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것으로, 보다 상세하게는 3차원 구조의 커패시터를 포함하는 반도체 소자 및 이를 포함하는 반도체 패키지에 관한 것이다. 반도체 소자가 고집적화 됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 커패시터가 요구된다. 커패시터의 정전 용량은 전극의 표면적 및 유전 막의 유전 상수(dielectric constant)에 비례하며, 유전 막의 등가 산화막 두께(Equivalent Oxide Thickness; EOT)에 반비례한다. 이에 따라, 제한된 면적 내에서 커패시터의 정전 용량을 증가시키는 방법으로는, 3차원 구조의 커패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전 막의 등가 산화막 두께를 감소시키거나, 또는 유전 상수가 높은 물질을 유전 막으로 이용하는 방법이 있다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 3, 도 4, 도 5, 도 6, 도 7, 및 도 8은 는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 9는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 10은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 11은 본 발명에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다. 도 12는 도 11의 I-I'에 따른 단면도이다. 도 13은 본 발명에 따른 반도체 소자를 포함하는 반도체 패키지의 평면도이다. 도 14는 도 13의 I-I'에 따른 단면도이다. 이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도이다. 도 1 및 도 2를 참조하면, 반도체 소자(1)는 기판(100)을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자(1)는 수동 소자를 포함할 수 있고, 예를 들어, 커패시터(capacitor)를 포함할 수 있다. 상기 기판(100)은 반도체 기판일 수 있다. 상기 기판(100)은 예를 들어, 실리콘 기판, 게르마늄 기판, 및 실리콘-게르마늄 기판 중에서 적어도 하나를 포함할 수 있다. 상기 기판(100)은 리세스 영역(CV)을 가질 수 있다. 상기 리세스 영역(CV)은 상기 기판(100)의 상면의 일부가 상기 기판(100)의 하면을 향해 리세스된 영역일 수 있다. 절연막(110)이 상기 기판(100) 상에 제공될 수 있다. 상기 절연막(110)은 상기 기판(100)의 상면을 덮을 수 있고, 상기 리세스 영역(CV)의 일부를 채울 수 있다. 상기 절연막(110)은 상기 리세스 영역(CV)의 바닥면 및 내측벽들을 컨포멀하게 덮을 수 있다. 상기 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 본 발명의 실시예들에 따른 커패시터는 상기 리세스 영역(CV) 내에 제공될 수 있다. 상기 커패시터는 제1 전극(210), 제1 유전막(220), 및 제2 전극(230)을 포함할 수 있다. 상기 제1 전극(210)은 상기 리세스 영역(CV) 내에 제공될 수 있다. 상기 제1 전극(210)은 3차원 망상 구조를 가질 수 있다. 상세하게는, 상기 제1 전극(210)은 복수의 입자들이 3차원 망상 구조로 연결된 형상을 가질 수 있다. 상기 제1 전극(210)은 상기 입자들이 소결 공정에 의해 서로 연결되어 형성될 수 있다. 상기 제1 전극(210)은 도전성 금속 물질을 포함할 수 있다. 상기 입자들은 금속 입자들 및 금속으로 도금된 폴리머 입자들 중에서 적어도 하나를 포함할 수 있다. 일 예로, 상기 입자들은 Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함하는 금속 입자들을 포함할 수 있다. 다른 예로, 상기 입자들은 금속으로 도금된 폴리스티렌(Poly-stylene) 및 금속으로 도금된 실리콘(Silicone) 중에서 적어도 하나를 포함할 수 있다. 이 때, 상기 금속은 Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함할 수 있다. 상기 제1 유전막(220)은 상기 리세스 영역(CV) 내에 제공될 수 있다. 상기 제1 유전막(220)은 상기 제1 전극(210)을 덮을 수 있다. 상기 제1 유전막(220)은 상기 제1 전극(210)의 표면을 컨포멀하게 덮을 수 있다. 상기 제1 유전막(220)에 의해, 상기 제1 전극(210)과 상기 제2 전극(230)은 서로 이격될 수 있다. 상기 제1 유전막(220)은 무기 물질 또는 유기 물질을 포함할 수 있다. 상기 무기 물질은 예를 들어, Silicon oxide, Silicon Nitride, Glass, Tantalum Oxide, Barium-Titanium Oxide, Strontium-Titanium Oxide, 및 Transition metal oxide 중에서 적어도 하나를 포함할 수 있다. 상기 무기 물질은 예를 들어, Polyvinylidene fluoride(PVDF), Silicone, Novolac type Phenol, Resol type Phenol, Novolac type Epoxy, Resol type Epoxy, Poly Hydroxy Stylene, Poly Imide, 및 Polybenzoxazoles(PBO) 중에서 적어도 하나를 포함할 수 있다. 상기 제1 유전막(220)의 유전율은 예를 들어, 2 내지 8000일 수 있다. 상기 제2 전극(230)은 상기 리세스 영역(CV) 내에 제공될 수 있다. 상기 제2 전극(230)은 상기 제1 유전막(220)을 덮을 수 있다. 상기 제2 전극(230)은 상기 제1 유전막(220)의 표면을 컨포멀하게 덮을 수 있다. 상기 제2 전극(230)은 도전성 금속 물질을 포함할 수 있다. 상기 제2 전극(230)은 예를 들어, Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함할 수 있다. 본 발명의 실시예들에 따른 커패시터는 제1 전극 패드(260), 제2 전극 패드(270), 제1 연결 배선(265), 및 제2 연결 배선(266)을 더 포함할 수 있다. 상기 제1 전극 패드(260)는 상기 기판(100)의 상면 상에 배치될 수 있다. 상기 제1 전극 패드(260)는 상기 제1 전극(210)과 전기적으로 연결될 수 있다. 상기 제1 전극 패드(260)는 도전성 금속 물질을 포함할 수 있다. 상기 제1 전극 패드(260)는 예를 들어, Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함할 수 있다. 본 명세서에서, 두 구성 요소들이 전기적으로 연결/접속된다는 것은 상기 구성 요소들이 직접적으로 또는 다른 도전 구성요소를 통해 간접적으로 연결/접속되는 것을 포함할 수 있다. 상기 제2 전극 패드(270)는 상기 기판(100)의 상면 상에 배치될 수 있다. 상기 제2 전극 패드(270)는 상기 제1 전극 패드(260)와 수평적으로 이격될 수 있다. 상기 제2 전극 패드(270)는 상기 제2 전극(230)과 전기적으로 연결될 수 있다. 상기 제2 전극 패드(270)는 도전성 금속 물질을 포함할 수 있다. 상기 제2 전극 패드(270)는 예를 들어, Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함할 수 있다. 상기 제1 연결 배선(265)은 상기 제1 전극(210)과 상기 제1 전극 패드(260) 사이에 배치될 수 있다. 상기 제2 연결 배선(266)은 상기 제2 전극(230)과 상기 제2 전극 패드(270) 사이에 배치될 수 있다. 상기 제1 연결 배선(265)에 의해, 상기 제1 전극(210)과 상기 제1 전극 패드(260)가 전기적으로 연결될 수 있다. 상기 제2 연결 배선(266)에 의해, 상기 제2 전극(230)과 상기 제2 전극 패드(270)가 전기적으로 연결될 수 있다. 상기 제1 연결 배선(265) 및 상기 제2 연결 배선(266)은 도전성 금속 물질을 포함할 수 있고, 예를 들어, Cu, Ni, W, Ba, Ti, Sr, Al, Au, Ag, 및 Ta 중에서 적어도 하나를 포함할 수 있다. 몰딩막(290)이 상기 기판(100) 상에 제공될 수 있다. 상기 몰딩막(290)은 상기 리세스 영역(CV) 내에 배치될 수 있다. 상기 몰딩막(290)은 상기 리세스 영역(CV)의 잔부를 채울 수 있고, 상기 제2 전극(230)을 덮을 수 있다. 상기 몰딩막(290)은 상기 제1 전극 패드(260)의 상면 및 상기 제2 전극 패드(270)의 상면을 노출시킬 수 있다. 상기 몰딩막(290)은 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)와 같은 절연성 폴리머를 포함할 수 있다. 본 발명의 실시예들에 따른 커패시터는 3차원 망상 구조를 가질 수 있다. 보다 상세하게, 상기 제1 전극(210), 상기 제1 유전막(220), 및 상기 제2 전극(230)은 3차원 망상 구조를 가질 수 있다. 이에 따라, 상기 제1 전극(210) 및 상기 제2 전극(230)의 표면적이 극대화될 수 있어, 커패시터의 정전 용량(capacitance)이 향상될 수 있다. 도 3, 도 4, 도 5, 도 6, 도 7, 및 도 8은 는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략될 수 있다. 도 3을 참조하면, 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 기판일 수 있고, 예를 들어, 실리콘 기판, 게르마늄 기판, 및 실리콘-게르마늄 기판 중에서 적어도 하나