Search

KR-102961483-B1 - VERTICAL 3D STACKED RESISTIVE MEMORY AND IN-MEMORY COMPUTING APPARATUS THEROF

KR102961483B1KR 102961483 B1KR102961483 B1KR 102961483B1KR-102961483-B1

Abstract

본 개시는 3차원 저항성 메모리에 관한 것으로, 상세하게는 수직형 3차원 구조의 적층 저항성 메모리 및 이를 이용한 인메모리 컴퓨팅 장치에 관한 것이다. 본 개시의 일 실시예에 따른 3차원 적층 저항성 메모리는 엑세스 트랜지스터를 이용하여 전압 인가와 관련된 온/오프 동작을 제어하는 어레이, 상기 어레이에 대하여 수직 방향으로 적층된 복수의 금속 레이어를 포함하는 하부 전극(Bottom electrode), 상기 엑세스 트랜지스터 및 상기 하부 전극 간 전류가 도통하도록 상기 복수의 금속 레이어 중 적어도 일부를 상기 엑세스 트랜지스터와 전기적으로 연결하는 상부 전극(Top electrode) 및 상기 상부 전극 및 상기 하부 전극 사이에 구비되고, 인가되는 전압의 크기 및 방향에 따라 내부 저항값이 변하는 스위칭 레이어(Switching layer)를 포함한다.

Inventors

  • 이승현
  • 바틸벡 알림카눌리
  • 배준성

Assignees

  • 경희대학교 산학협력단

Dates

Publication Date
20260506
Application Date
20250319

Claims (10)

  1. 엑세스 트랜지스터를 이용하여 전압 인가와 관련된 온/오프 동작을 제어하는 어레이; 상기 어레이에 대하여 수직 방향으로 적층된 복수의 금속 레이어를 포함하는 하부 전극(Bottom electrode); 상기 엑세스 트랜지스터 및 상기 하부 전극 간 전류가 도통하도록 상기 복수의 금속 레이어 중 적어도 일부를 상기 엑세스 트랜지스터와 전기적으로 연결하는 상부 전극(Top electrode); 및 상기 상부 전극 및 상기 하부 전극 사이에 구비되고, 인가되는 전압의 크기 및 방향에 따라 내부 저항값이 변하여 복수의 금속 레이어 전부 또는 일부에 대해서만 상기 엑세스 트랜지스터와 전기적으로 연결되도록 스위칭 역할을 수행하는 스위칭 레이어(Switching layer)를 포함하고, 상기 복수의 금속 레이어는 상기 금속 레이어 별로 입력 전압이 각각 인가되고, 상기 입력 전압의 인가를 통해 상태 유지 로직(stateful logic)이 동작되고, 상기 입력 전압은 임플리케이션 로직(Implication logic) 및 마조리티 로직(Majority logic) 중 적어도 하나에 기초한 연산을 수행하기 위해 인가되고, 상기 임플리케이션 로직은 상기 복수의 금속 레이어 중 적어도 일부에 같거나 서로 다른 전압 입력을 인가하여 NAND 연산을 수행하고, 상기 마조리티 로직은 상기 복수의 금속 레이어 전부에 같거나 서로 다른 전압 입력을 인가하여 NOR 연산을 수행하여 상기 임플리케이션 로직 및 상기 마조리티 로직에 기초하여 가산기(ADDER), 감산기(SUBTRACTOR), 복합기(COMPLEXER) 및 분배기(DIVIDER) 중 적어도 하나의 연산을 수행하는 3차원 적층 저항성 메모리.
  2. 삭제
  3. 제1항에 있어서, 상기 엑세스 트랜지스터는 상보성 금속 산화막 반도체인 CMOS(Complementary Metal-Oxide-Semiconductor)로 구현되는 3차원 적층 저항성 메모리.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서, 상기 상부 전극과 연결된 노드를 제어하기 위한 소스 저항(Rs)을 더 포함하는 3차원 적층 저항성 메모리.
  9. 제1항에 있어서, 상기 어레이는 상기 엑세스 트랜지스터의 일측인 드레인(Drain) 영역이 상부 전극과 연결되고, 상기 엑세스 트랜지스터의 타측인 소스(Source) 영역이 소스 저항과 연결되는 3차원 적층 저항성 메모리.
  10. 인메모리 컴퓨팅 장치에 있어서, 제1항의 3차원 적층 저항성 메모리를 포함하여 상기 3차원 적층 저항성 메모리 내에서 데이터를 저장하고 연산하는 인메모리 컴퓨팅 장치.

Description

수직형 3차원 적층 저항성 메모리 및 이를 이용한 인메모리 컴퓨팅 장치{VERTICAL 3D STACKED RESISTIVE MEMORY AND IN-MEMORY COMPUTING APPARATUS THEROF} 본 개시는 3차원 저항성 메모리에 관한 것으로, 상세하게는 수직형 3차원 구조의 적층 저항성 메모리 및 이를 이용한 인메모리 컴퓨팅 장치에 관한 것이다. 종래의 폰 노이만 구조의 메모리는 이진법 컴퓨터에 적용되는 기본 구조로서, 메모리와 프로세서가 서로 분리되어 있다. 폰 노이만 구조에서는 데이터 및 명령어가 프로세서와 메모리 사이에서 하나의 버스를 통해 이동함에 따라 병목이 발생하여, 심층 신경망(DNN, Deep Neural Network)와 같은 기술을 적용하는데 적합하지 않은 문제가 있다. 최근에는 이를 해결하기 위해, 비휘발성 메모리인 eNVM(Embedded Non-volatile Memory)을 이용한 인메모리 컴퓨팅(In-Memory computing) 연산방식이 도입되었다. 인메모리 컴퓨팅이란 데이터를 하드디스크에 저장하고 관리하는 것이 아니라, 전체 데이터를 메모리에 적재하여 사용하는 컴퓨팅 시스템을 의미한다. 인메모리 컴퓨팅은 RAM에 데이터를 저장하고 병렬로 처리할 수 있는 기술인 병렬 분산 처리로 인해 작업 속도가 매우 빨라지는 장점을 갖는다. 도 1은 종래의 크로스바 구조의 RRAM을 나타낸 도면이다. 비휘발성 메모리 중 하나인 RRAM(Resistive-RAM)의 경우 도 1에 도시된 바와 같이 2차원 크로스바(Cross bar) 형태의 아키텍처로 구현되며, Majority Circuit에서 3개의 입력(Vm, Vq, Vt) 및 1개의 출력(Vu)을 갖고, Implication Circuit에서 1개의 입력 (Vm)및 1개의 출력(Vq)을 갖는다. 그러나, 이와 같은 2차원 크로스바 형태는 적층 수가 증가함에 따라 비트당 에너지 효율이 낮아져 메모리 어레이의 수직 적층 집적도에 한계가 생기는 문제점이 있다. 따라서, 최적의 비트당 에너지 효율을 갖춘 고집적 어레이로 구현이 가능하면서도 다양한 연산의 수행이 가능한 구조의 차세대 비휘발성 메모리 아키텍처의 필요성이 요구된다. 도 1은 종래의 크로스바 구조의 RRAM을 나타낸 도면이다. 도 2는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 사시도이다. 도 3은 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 회로도이다. 도 4는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 임플리케이션 로직에 따른 연산 결과 및 동작 테이블이다. 도 5는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 마조리티 로직에 따른 연산 결과 및 동작 테이블이다. 도 6은 본 개시의 다양한 실시예에서, 3차원 적층 저항성 메모리를 제조 공정의 흐름도이다. 이하, 첨부된 도면들에 기재된 내용들을 참조하여 본 발명에 따른 예시적 실시 예를 상세하게 설명한다. 다만, 본 발명이 예시적 실시 예들에 의해 제한되거나 한정되는 것은 아니다. 다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 것이나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다. 특정한 경우, 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다. 본 명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 본 명세서에서 사용된 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서 전체에서 기재된 "a, b 및/또는 c 중 적어도 하나"의 표현은, 'a 단독', 'b 단독', 'c 단독', 'a 및 b', 'a 및 c', 'b 및 c', 또는 'a, b, c 모두'를 포괄할 수 있다. 한편, 본 명세서에서 사용되는 "제1 및/또는 제2" 등의 용어는 다양한 구성요소들을 설명하기 위하여 사용될 수 있으나, 이는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 목적으로만 사용될 뿐, 해당 용어로 지칭되는 구성요소로 한정하기 위한 것은 아니다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않는 한, 제1 구성요소는 제2 구성요소로 명명될 수 있으며, 제2 구성요소 또한 제1 구성요소로 명명될 수 있다. 또한, 본 명세서에 기재된 "??부", "??모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 본 명세서에서 본 개시의 실시 예는 기능적인 블록 구성들 및 다양한 처리 단계들로 나타내어질 수 있다. 이러한 기능 블록들은 특정 기능들을 실행하는 다양한 개수의 하드웨어 또는/및 소프트웨어 구성들로 구현될 수 있다. 예를 들어, 본 개시의 실시 예는 하나 이상의 마이크로프로세서의 제어 또는 다른 제어 장치들에 의해서 다양한 기능들을 실행할 수 있는, 메모리, 프로세싱, 로직(logic), 룩 업 테이블(look-up table) 등과 같은 직접 회로 구성들을 채용할 수 있다. 이하, 본 개시의 다양한 실시 예들은 첨부된 도면을 참조하여 상세하게 설명될 것이다. 실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략할 것이다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다. 마찬가지 이유로 첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 개략적으로 도시되었다. 또한, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 또는 대응하는 구성 요소를 지칭할 수 있다. 도 2는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 사시도이다. 도면을 참조하면, 3차원 적층 저항성 메모리(10)는 어레이(100), 하부 전극(200), 상부 전극(300) 및 스위칭 레이어(400)를 포함한다. 어레이(100)는 엑세스 트랜지스터(110)를 포함하며, 엑세스 트랜지스터(110)를 이용하여 3차원 적층 저항성 메모리에 인가되는 전압의 온/오프 동작을 제어한다. 엑세스 트랜지스터(110)는 상보성 금속 산화막 반도체인 CMOS(Complementary Metal-Oxide-Semiconductor)로 구현될 수 있으며, 일측의 드레인(Drain) 영역은 상부 전극(300)과 연결되고, 타측의 소스(Source) 영역은 상부 전극(300)과 연결된 노드를 제어하기 위한 소스 저항(Rs)과 연결될 수 있다. 하부 전극(Bottom electrode, 200)은 어레이(100)에 대하여 수직 방향으로 적층된 금속 레이어를 포함한다. 금속 레이어는 복수로 형성될 수 있으며, 소정 간격의 이격 거리를 형성하며 적층될 수 있다. 형성되는 금속 레이어의 개수는 예컨대 4개(Layer 1(u), Layer 2(t), Layer 3(q), Layer 4(m))일 수 있으며, 금속 레이어의 형태 또한 패턴화된 형태이거나, 플레인 형태로 형성될 수 있다. 그러나, 이는 예시적인 것으로 반드시 특정 개수의 층으로 한정되거나, 특정 형태로 한정되는 것은 아니다. 다만, 이하에서는 설명의 편의를 위해 금속 레이어는 패턴화된 형태의 4개의 레이어로 형성된 것을 전제로하여 설명하도록 한다. 이와 같이, 본 개시의 3차원 저항성 메모리(10)는 2차원 평면 구조가 아닌 수직형 적층 구조를 형성함으로써 최적의 비트당 에너지 효율을 제공하고, 스위칭 레이어(400)와 오버랩되는 영역을 감소시켜 고집적도의 높은 Cell density를 가질 수 있다. 각각의 금속 레이어에는 대응되는 입력 전압(Vm, Vq, Vt, Vu)이 각각 인가됨으로써 반응 전류가 흐르게 되고, 반응 전류 결과에 따라 상태 유지 로직(Stateful logic)의 연산이 수행될 수 있다. 인가되는 입력 전압의 크기는 금속 레이어 별로 서로 같거나 상이할 수 있으며, 입력 전압 인가에 따른 반응 전류 결과 및 이에 대한 로직 테이블은 후술하여 자세히 설명하도록 한다. 상부 전극(Top electrode, 300)은 엑세스 트랜지스터(110) 및 하부 전극(200) 간 전류가 도통하도록 상기 복수의 금속 레이어를 엑세스 트랜지스터(110)와 전기적으로 연결한다. 스위칭 레이어(Switching layer, 400)는 상부 전극(300) 및 하부 전극(200) 사이에 구비된다. 스위칭 레이어(400)는 인가되는 전압의 크기 및 방향에 따라 내부 저항값이 변하는 특징을 가지며, 이와 같은 특징을 이용하여 복수의 금속 레이어 전부 또는 일부에 대해서만 엑세스 트랜지스터(110)와 전기적으로 연결되도록 스위칭 역할을 수행한다. 예컨대, 금속 레이어가 4개인 경우, 스위칭 레이어(400)는 2개의 레이어는 전류가 흐르지 않는 플로팅 상태를 유지하고, 나머지 2개의 레이어만 엑세스 트랜지스터(110)와 전기적 연결 상태를 유지할 수 있다. 도 3은 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 회로도이고, 도 4는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 임플리케이션 로직에 따른 연산 결과 및 동작 테이블이고, 도 5는 본 개시의 다양한 실시예에 따른 수직형 3차원 적층 저항성 메모리의 마조리티 로직에 따른 연산 결과 및 동작 테이블이다. 도 3을 참조하면, 각각의 금속 레이어에 전압이 인가되면(Vm, Vq, Vt