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KR-102961554-B1 - Memory device and method for operating the same

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Abstract

메모리 장치가 제공된다. 메모리 장치는, 공통 소스 라인과 비트 라인 사이에 연결되고, 스트링 선택 트랜지스터와, 복수의 메모리 셀과 접지 선택 트랜지스터를 포함하는 복수의 낸드 스트링을 포함하는 메모리 셀 블록, 메모리 셀 블록에 필요한 고전압 신호와, 쉴딩 신호와, 로직 신호를 생성하는 전압 생성 회로와, 워드 라인을 통해 메모리 셀 블록에 연결되는 로우 디코더와, 비트 라인을 통해 메모리 셀 블록에 연결되는 페이지 버퍼와, 전압 생성 회로와 로우 디코더와 페이지 버퍼를 제어하는 제어 로직을 포함하는 주변 회로, 고전압 신호를 메모리 셀 블록에 제공하는 제1 배선, 로직 신호를 메모리 셀 블록에 제공하는 제2 배선 및 쉴딩 신호를 메모리 셀 블록에 제공하는 제3 배선을 포함하고, 주변 회로는 제1 모드에서 제3 배선에 제1 전압 레벨을 갖는 쉴딩 신호를 인가하고, 제2 모드에서 제3 배선에 제1 전압 레벨과 다른 제2 전압 레벨을 갖는 쉴딩 신호를 인가하는 쉴딩 신호 변환 회로를 포함한다.

Inventors

  • 김형수
  • 김대한
  • 김종민
  • 윤명원

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20210827

Claims (10)

  1. 공통 소스 라인과 비트 라인 사이에 연결되고, 스트링 선택 트랜지스터와, 복수의 메모리 셀과 접지 선택 트랜지스터를 포함하는 복수의 낸드 스트링을 포함하는 메모리 셀 블록; 상기 메모리 셀 블록에 필요한 고전압 신호와, 쉴딩 신호와, 로직 신호를 생성하는 전압 생성 회로와, 워드 라인을 통해 상기 메모리 셀 블록에 연결되는 로우 디코더와, 상기 비트 라인을 통해 상기 메모리 셀 블록에 연결되는 페이지 버퍼와, 상기 전압 생성 회로와 상기 로우 디코더와 상기 페이지 버퍼를 제어하는 제어 로직을 포함하는 주변 회로; 상기 고전압 신호를 상기 메모리 셀 블록에 제공하는 제1 배선; 상기 로직 신호를 상기 메모리 셀 블록에 제공하는 제2 배선; 및 상기 쉴딩 신호를 상기 메모리 셀 블록에 제공하는 제3 배선을 포함하고, 상기 주변 회로는 제1 모드에서 상기 제3 배선에 음 전압 레벨을 포함하는 제1 전압 레벨을 갖는 상기 쉴딩 신호를 인가하고, 제2 모드에서 상기 제3 배선에 상기 제1 전압 레벨과 다른 양 전압 레벨을 포함하는 제2 전압 레벨을 갖는 상기 쉴딩 신호를 인가하는 쉴딩 신호 변환 회로를 포함하는 메모리 장치.
  2. 제1 항에 있어서, 상기 제3 배선은 상기 제1 배선과 상기 제2 배선 사이에 배치되는 메모리 장치.
  3. 제2 항에 있어서, 상기 로직 신호를 상기 메모리 셀 블록에 제공하는 제4 배선;및 상기 쉴딩 신호를 상기 메모리 셀 블록에 제공하고, 상기 제1 배선과 상기 제4 배선 사이에 배치되는 제5 배선을 더 포함하는 메모리 장치.
  4. 제1 항에 있어서, 상기 고전압 신호의 최대 전압 레벨은 상기 로직 신호의 최대 전압 레벨보다 큰 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 전압 레벨은 상기 고전압 신호의 최저 전압 레벨 및 상기 로직 신호의 최저 전압 레벨보다 작은 메모리 장치.
  6. 제5 항에 있어서, 상기 제2 전압 레벨은 상기 고전압 신호의 최고 전압 레벨보다 작고, 상기 로직 신호의 최고 전압 레벨보다 큰 메모리 장치.
  7. 삭제
  8. 제1 항에 있어서, 상기 제1 모드는, 상기 제1 배선과 상기 제3 배선의 브릿지를 검출하는 테스트 모드를 포함하고, 상기 제2 모드는, 상기 제3 배선이 상기 제1 배선과 상기 제2 배선 사이의 전위차를 감소시키는 유저 모드를 포함하는, 메모리 장치.
  9. 공통 소스 라인과 비트 라인 사이에 연결되고, 스트링 선택 트랜지스터와, 복수의 메모리 셀과 접지 선택 트랜지스터를 포함하는 복수의 낸드 스트링을 포함하는 메모리 셀 블록; 상기 메모리 셀 블록에 필요한 고전압 신호와, 쉴딩 신호와, 로직 신호를 생성하는 전압 생성 회로와, 워드 라인을 통해 상기 메모리 셀 블록에 연결되는 로우 디코더와, 상기 비트 라인을 통해 상기 메모리 셀 블록에 연결되는 페이지 버퍼와, 상기 전압 생성 회로와 상기 로우 디코더와 상기 페이지 버퍼를 제어하는 제어 로직을 포함하는 주변 회로; 상기 고전압 신호를 상기 메모리 셀 블록에 제공하는 제1 배선; 상기 로직 신호를 상기 메모리 셀 블록에 제공하는 제2 배선; 및 상기 쉴딩 신호를 상기 메모리 셀 블록에 제공하는 제3 배선을 포함하고, 상기 주변 회로는, 음의 값을 갖는 제1 전압과, 양의 값을 갖는 제2 전압과, 양의 값을 갖고 상기 제2 전압과 크기가 다른 제3 전압을 제공받고, 테스트 모드에서 제1 레벨의 제어 신호에 응답하여 상기 제3 배선에 상기 제1 전압을 인가하고, 유저 모드에서 제2 레벨의 상기 제어 신호에 응답하여 상기 제3 배선에 상기 제2 전압을 인가하는 레벨 시프터를 포함하는 메모리 장치.
  10. 제1 배선을 이용하여 복수의 메모리 셀을 포함하는 메모리 셀 어레이에 고전압 신호를 제공하고, 제2 배선을 이용하여 상기 메모리 셀 어레이에 그 최고 전압 레벨이 상기 고전압 신호의 최고 전압 레벨 보다 작은 로직 신호를 제공하고, 상기 제1 배선과 상기 제2 배선 사이의 커플링을 감소시키기 위해 상기 제1 배선과 상기 제2 배선 사이에 배치되는 제3 배선을 이용하여 상기 메모리 셀 어레이에 쉴딩 신호를 제공하는 것을 포함하고, 상기 쉴딩 신호는, 제1 모드에서 음(negative)의 제1 전압 레벨을 가지고, 제2 모드에서 양(positive)의 제2 전압 레벨을 갖는, 메모리 장치 동작 방법.

Description

메모리 장치 및 그 동작 방법{Memory device and method for operating the same} 본 발명은 메모리 장치 및 그 동작 방법에 관한 것이다. 반도체 장치에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 장치의 집적도가 증가되고 있다. 반도체 메모리 장치의 집적도가 증가함에 따라, 메모리 장치 내부의 배선 간의 커플링이 증가하고 있다. 이에 따라, 레이아웃의 설계, 특히 반도체 소자들을 연결하기 위한 배선들의 효율적인 라우팅(routing)을 위한 연구가 활발히 진행되고 있다.특허문헌 1은 채널 실드선을 구비하여 채널 전위의 저하에 의한 쓰기 에러를 억제할 수 있는 비휘발성 메모리 장치를 개시한다. 도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 도시한 도면이다. 도 2는 본 발명의 몇몇 실시예에 따른 메모리 장치를 도시한 도면이다. 도 3은 본 발명의 몇몇 실시예에 따른 메모리 장치의 예시적인 사시도이다. 도 4는 본 발명의 몇몇 실시예에 따른 메모리 장치의 메모리 셀 어레이의 등가 회로도를 도시한 도면이다. 도 5는 본 발명의 몇몇 실시예에 따른 메모리 장치의 주변 회로의 구조를 도시하는 예시적인 도면이다. 도 6은 도 5의 쉴딩 전압 변환 회로를 도시한 도면이다. 도 7은 도 6의 레벨 시프터의 내부 회로를 도시한 예시적인 도면이다. 도 8은 본 발명의 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 9는 본 발명의 몇몇 실시예에 따른 로직 하이 레벨을 갖는 제어 신호가 입력된 메모리 장치의 레벨 시프터의 동작을 설명하기 위한 회로도이다. 도 10은 본 발명의 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 11은 본 발명의 몇몇 실시예에 따른 로직 로우 레벨을 갖는 제어 신호가 입력된 메모리 장치의 레벨 시프터의 동작을 설명하기 위한 회로도이다. 도 12는 본 발명의 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면이다. 도 13은 본 발명의 몇몇 실시예에 따른 메모리 장치의 선별 과정을 설명하기 위한 도면이다. 이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 시스템을 도시한 도면이다. 도 1을 참조하면, 메모리 시스템(1000)은 호스트(1) 및 스토리지 장치(2)를 포함할 수 있다. 또한, 스토리지 장치(2)는 스토리지 컨트롤러(21) 및 메모리 장치(100)를 포함할 수 있다. 몇몇 실시예에서 메모리 장치(100) 비휘발성 메모리를 포함할 수 있다. 도 1에서는 메모리 장치(100)가 비휘발성 메모리(NVM)인 것으로 도시하였으나, 실시예는 이에 제한되지 않는다. 다른 실시예에서, 메모리 장치(100)는 휘발성 메모리를 포함할 수 있다. 메모리 장치(100)에 대해서는 이하 도 2 내지 도 4를 참조하여 상세히 설명한다. 호스트(1)는 호스트 컨트롤러(11) 및 호스트 메모리(12)를 포함할 수 있다. 호스트 메모리(12)는 스토리지 장치(2)로 전송될 데이터, 혹은 스토리지 장치(2)로부터 제공받은 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다. 스토리지 장치(2)는 호스트(1)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 예를 들어, 스토리지 장치(2)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 탈착 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(2)가 SSD인 경우, 스토리지 장치(2)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(2)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(2)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(1)와 스토리지 장치(2)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다. 몇몇 실시예에서, 스토리지 장치(2)의 메모리 장치(100)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 실시예에서, 스토리지 장치(2)는 다른 다양한 종류의 비휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(2)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다. 몇몇 실시예에서, 호스트 컨트롤러(11)와 호스트 메모리(12)는 별도의 반도체 칩으로 구현될 수 있다. 다른 몇몇 실시예에서, 호스트 컨트롤러(11)와 호스트 메모리(12)는 동일한 반도체 칩에 집적될 수 있다. 예를 들어, 호스트 컨트롤러(11)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(12)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 비휘발성 메모리 또는 메모리 모듈일 수 있다. 호스트 컨트롤러(11)는 호스트 메모리(12)의 버퍼 영역의 데이터를 메모리 장치(100)에 저장하거나, 메모리 장치(100)의 데이터(예컨대, 리드된 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다. 스토리지 컨트롤러(21)는 호스트 인터페이스(211), 메모리 인터페이스(212) 및 CPU(central processing unit)(213)를 포함할 수 있다. 스토리지 컨트롤러(21)는 플래시 변환 레이어(Flash Translation Layer; FTL)(214), 패킷 매니저(215), 버퍼 메모리(216), ECC(error correction code) 엔진(217) 및 AES(advanced encryption standard) 엔진(218)을 더 포함할 수 있다. 스토리지 컨트롤러(21)는 플래시 변환 레이어(FTL)(214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(213)가 플래시 변환 레이어를 실행하는 것에 의해 메모리 장치(100)에 대한 데이터 프로그램 및 리드 동작이 제어될 수 있다. 호스트 인터페이스(211)는 호스트(1)와 패킷(packet)을 송수신할 수 있다. 호스트(1)로부터 호스트 인터페이스(211)로 전송되는 패킷은 커맨드(command) 혹은 메모리 장치(100)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(211)로부터 호스트(1)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 메모리 장치(100)로부터 리드된 데이터 등을 포함할 수 있다. 메모리 인터페이스(212)는 메모리 장치(100)에 프로그램 될 데이터를 메모리 장치(100)로 송신하거나, 메모리 장치(100)로부터 리드된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다. 플래시 변환 계층(214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(1)로부터 수신한 논리 어드레스(logical address)를, 메모리 장치(100) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 메모리 장치(100) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 메모리 장치(100) 내에서 사용 가능한 용량을 확보하기 위한 기술이다. 패킷 매니저(215)는 호스트(1)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(1)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱(parsing)할 수 있다. 버퍼 메모리(216)는 메모리 장치(100)에 프로그램 될 데이터 혹은 메모리 장치(100)로부터 리드될 데이터를 임시로 저장할 수 있다. 예를 들어, 버퍼 메모리(216)는 스토리지 컨트롤러(21) 내에 구비되는 구성일 수 있다. 다른 예를 들어, 버퍼 메모리(216)는 스토리지 컨트롤러(21)의 외부에 배치되는 구성일 수 있다. ECC 엔진(217)은 메모리 장치(100)로부터 리드되는 리드 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(217)은 메모리 장치(100)에 프로그램 될 프로그램 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 프로그램 데이터와 함께 메모리 장치(100) 내에 저장될 수 있다. 메모리 장치(100)로부터의 데이터를 리드하는 경우, ECC 엔진(217)은 리드 데이터와 함께 메모리 장치(100)로부터 리드되는 패리티 비트들을 이용하여 리드 데이터의 에러를 정정하고, 에러가 정정된 리드 데이터를 출력할 수 있다. AES 엔진(218)은, 스토리지 컨트롤러(21)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도