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KR-102961846-B1 - D 플립플롭, D 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치

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Abstract

본 개시는 D 플립플롭, D 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치에 관한 것이다. 플립플롭 입력을 수신하도록 구성된 입력 스테이지; 플립플롭 출력을 출력하도록 구성된 출력 스테이지; 상기 입력 스테이지의 출력 및 상기 출력 스테이지의 입력 사이에 배치된 중간 노드, 상기 출력 스테이지는 상기 중간 노드에서의 신호를 입력으로 수신하도록 구성되고; 상기 입력 스테이지의 출력을 수신하고 상기 중간 노드에 출력을 제공하도록 구성된 중간 스테이지; 및 상기 플립플롭 출력을 수신하며, 상기 중간 노드에 피드백을 제공하도록 구성된 피드백 스테이지를 포함하고, 상기 피드백 스테이지는 논리 하이 상태, 논리 로우 상태 및 하이 임피던스 상태를 포함하는, D 플립플롭이 제공된다.

Inventors

  • 티안 웬보
  • 공 추안
  • 판 즈쥔
  • 양 주오싱
  • 구오 하이펑

Assignees

  • 션전 마이크로비티 일렉트로닉스 테크놀로지 컴퍼니 리미티드

Dates

Publication Date
20260506
Application Date
20230306
Priority Date
20220428

Claims (17)

  1. D 플립플롭에 있어서, 플립플롭 입력을 수신하도록 구성된 입력 스테이지; 플립플롭 출력을 출력하도록 구성된 출력 스테이지; 상기 입력 스테이지의 출력 및 상기 출력 스테이지의 입력 사이에 배치된 중간 노드, 상기 출력 스테이지는 상기 중간 노드에서의 신호를 입력으로 수신하도록 구성되고; 상기 입력 스테이지의 출력을 수신하고, 상기 중간 노드에 출력을 제공하도록 구성된 중간 스테이지; 및 상기 플립플롭 출력을 수신하며, 상기 중간 노드에 피드백을 제공하도록 구성된 피드백 스테이지를 포함하고, 상기 피드백 스테이지는 논리 하이 상태, 논리 로우 상태 및 하이 임피던스 상태를 포함하고, 상기 중간 노드에 연결된 트랜지스터의 임계 값은 상기 중간 노드에 연결되지 않은 트랜지스터들의 임계 값과 소정의 오차 범위 내에서 동일하고, 상기 D 플립플롭은 작동(operation) 상태에서 제1 주파수로 동작하고, 휴면(sleep) 또는 유휴(idle) 상태에서 상기 제1 주파수보다 낮은 제2 주파수로 오작동 없이 동작하고, 상기 제1 주파수 및 상기 제2 주파수는 동적 D 플립플롭에 있어서 상기 제2 주파수에서의 오작동이 상기 제1 주파수보다 더 발생하기 쉬운 방식으로 설정되고, 상기 동적 D 플립플롭은 세미-스테틱 D 플립플롭인 상기 D 플립플롭과 비교하여 상기 피드백 스테이지가 없는 구조인 것을 특징으로 하는, D 플립플롭.
  2. 제1항에 있어서, 상기 피드백 스테이지는 3상태 게이트를 포함하고, 상기 3상태 게이트는 순차적으로 직렬로 연결된 제1 트랜지스터 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터 및 제2 트랜지스터는 제1 도전형 트랜지스터이며, 제3 트랜지스터 및 상기 제4 트랜지스터는 제2 도전형 트랜지스터이고, 상기 제2 도전형은 상기 제1 도전형과 상이하며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 하나의 제어 단자는 상기 플립플롭 출력에 연결되도록 구성되고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 다른 하나의 제어 단자는 제1 클록 신호에 연결되도록 구성되며, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 하나의 제어 단자는 상기 플립플롭 출력에 연결되도록 구성되고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터 중 다른 하나의 제어 단자는 제2 클록 신호에 연결되도록 구성되되, 상기 제2 클록 신호는 상기 제1 클록 신호의 역이며, 상기 제2 트랜지스터와 상기 제3 트랜지스터가 서로 연결되는 노드는 상기 중간 노드에 연결되도록 구성되는, D 플립플롭.
  3. 제1항에 있어서, 상기 피드백 스테이지는 직렬로 연결된 인버터 및 전송 게이트를 포함하고, 상기 인버터는 직렬로 연결된 제1 도전형의 제1 트랜지스터 및 제2 도전형의 제4 트랜지스터를 포함하며, 상기 전송 게이트는 병렬로 연결된 제1 도전형의 제2 트랜지스터 및 제2 도전형의 제3 트랜지스터를 포함하고, 상기 제2 도전형은 상기 제1 도전형과 상이하며, 상기 인버터의 입력은 상기 플립플롭 출력에 연결되도록 구성되고, 상기 인버터의 출력은 상기 전송 게이트의 입력에 연결되도록 구성되며, 상기 전송 게이트의 출력은 상기 중간 노드에 연결되도록 구성되고, 상기 전송 게이트의 두 개의 제어 단자는 각각 제1 클록 신호 및 제2 클록 신호를 수신하도록 구성되되, 상기 제2 클록 신호는 상기 제1 클록 신호의 역인, D 플립플롭.
  4. 제2항 또는 제3항에 있어서, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형이고, 상기 제1 클록 신호가 하이이고, 상기 제2 클록 신호가 로우일 경우, 상기 피드백 스테이지는 오프되어, 하이 임피던스 상태를 나타내도록 구성되고; 상기 제1 클록 신호가 로우이고, 상기 제2 클록 신호가 하이일 경우, 상기 피드백 스테이지는 상기 플립플롭 출력에 기초하여 상기 중간 노드에 피드백을 제공하도록 구성되는, D 플립플롭.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 입력 스테이지는 전송 게이트를 포함하는, D 플립플롭.
  6. 제2항 또는 제3항에 있어서, 상기 중간 스테이지는 3상태 논리이며, 상기 3상태 논리는 상기 입력 스테이지의 출력, 상기 제1 클록 신호 및 상기 제2 클록 신호를 수신하도록 구성되고, 상기 3상태 논리는 상기 입력 스테이지의 출력 및 상기 제1 클록 신호 및 상기 제2 클록 신호에 따라 논리 하이 상태, 논리 로우 상태 및 하이 임피던스 상태를 나타내는, D 플립플롭.
  7. 제6항에 있어서, 상기 3상태 논리는 인버터 및 전송 게이트를 포함하며, 상기 인버터는 상기 입력 스테이지의 출력을 입력으로 수신하도록 구성되고, 상기 인버터의 출력은 상기 전송 게이트의 일 단에 연결되도록 구성되며, 상기 전송 게이트의 타 단은 상기 중간 노드에 연결되도록 구성되고, 상기 전송 게이트의 제어 단자는 상기 제1 클록 신호 및 상기 제2 클록 신호를 각각 수신하도록 구성되는, D 플립플롭.
  8. 제6항에 있어서, 상기 3상태 논리는 3상태 게이트를 포함하며, 상기 3상태 게이트는 순차적으로 직렬로 연결된 제5 트랜지스터 내지 제8 트랜지스터를 포함하고, 상기 제5 트랜지스터 및 제6 트랜지스터는 제1 도전형 트랜지스터이며, 제7 트랜지스터 및 상기 제8 트랜지스터는 제2 도전형 트랜지스터이고, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되도록 구성되며, 상기 제5 트랜지스터 및 상기 제6 트랜지스터 중 다른 하나의 제어 단자는 상기 제2 클록 신호에 연결되도록 구성되고, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 중 하나의 제어 단자는 상기 입력 스테이지의 출력에 연결되도록 구성되며, 상기 제7 트랜지스터 및 상기 제8 트랜지스터 중 다른 하나의 제어 단자는 상기 제1 클록 신호에 연결되도록 구성되고, 상기 제6 트랜지스터와 상기 제7 트랜지스터가 서로 연결되는 노드는 상기 중간 노드에 연결되도록 구성되는, D 플립플롭.
  9. 제1항에 있어서, 상기 D 플립플롭은 상기 출력 스테이지, 상기 피드백 스테이지 및 상기 중간 노드는 래치를 구성하고, 일부 노드의 전위는 유지 또는 래치되지 않는 세미-스테틱 플립플롭인, D 플립플롭.
  10. 제7항에 있어서, 상기 제1 도전형은 P형이며, 상기 제2 도전형은 N형이고, 상기 제1 클록 신호가 하이이고, 상기 제2 클록 신호가 로우일 경우, 상기 중간 스테이지는 상기 입력 스테이지의 출력에 기초하여 상기 중간 노드에 출력을 제공하도록 구성되고; 상기 제1 클록 신호가 로우이고, 상기 제2 클록 신호가 하이일 경우, 상기 중간 스테이지는 오프되어, 하이 임피던스 상태를 나타내도록 구성되는, D 플립플롭.
  11. 제8항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이며, 상기 제1 클록 신호가 하이이고, 상기 제2 클록 신호가 로우일 경우, 상기 중간 스테이지는 상기 입력 스테이지의 출력에 기초하여 상기 중간 노드에 출력을 제공하도록 구성되고; 상기 제1 클록 신호가 로우이고, 상기 제2 클록 신호가 하이일 경우, 상기 중간 스테이지는 오프되어, 하이 임피던스 상태를 나타내도록 구성되는, D 플립플롭.
  12. 제1항에 있어서, 상기 입력 스테이지 및 상기 중간 스테이지 중 적어도 하나는 출력의 논리 토글이 클록 신호의 에지에 의해 트리거되는 것인, D 플립플롭.
  13. 적어도 하나의 D 플립플롭을 포함하고, 상기 D 플립플롭은 제1항 내지 제3항, 제9항 또는 제12항 중 어느 한 항에 따른 D 플립플롭인, 프로세서.
  14. 제13항에 있어서, 상기 적어도 하나의 D 플립플롭은 복수의 D 플립플롭을 포함하고; 상기 프로세서는 필요한 클록 신호를 상기 복수의 D 플립플롭 각각에 제공하도록 구성된 클록 회로를 더 포함하는, 프로세서.
  15. 제14항에 있어서, 상기 클록 회로는 직렬로 연결된 제1 인버터 및 제2 인버터를 포함하고, 상기 제1 인버터는 클록 신호를 수신하고 제1 클록 신호를 출력하도록 구성되고, 상기 제2 인버터는 상기 제1 클록 신호를 수신하고 제2 클록 신호를 출력하도록 구성되며, 상기 제1 클록 신호 및 상기 제2 클록 신호는 상기 복수의 D 플립플롭 각각에 제공되는, 프로세서.
  16. 제13항에 따른 프로세서를 포함하는 컴퓨팅 장치.
  17. 제16항에 있어서, 상기 컴퓨팅 장치는 디지털 화폐의 컴퓨팅 장치로 사용되는 것인, 컴퓨팅 장치.

Description

D 플립플롭, D 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치 관련 출원의 교차 인용 본 출원은 출원 번호가 202210455795.X이고, 출원일이 2022년 4월 28일인 CN 출원을 기초로, 우선권을 주장하며, 상기 CN 출원의 개시 내용은 전체적으로 본 출원에 인용되었다. 본 개시는 D 플립플롭, D 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치에 관한 것이다. 최근, 디지털 화폐는 점점 더 많은 관심을 받고 있다. 관련 분야에서, 디지털 화폐에 사용되는 프로세서 및 컴퓨팅 장치를 개선할 필요가 있다. 디지털 화폐에 사용되는 프로세서는 연산 과정에서 대량의 반복적인 논리 계산을 수행해야 하므로, 대량의 D 플립플롭에 데이터를 저장해야 한다. 따라서, D 플립플롭의 성능은 칩 면적, 전력 소비 및 연산 속도 등 프로세서의 성능에 직접적인 영향을 미친다. 명세서의 일부를 구성하는 도면은 본 개시의 실시예를 설명하고, 명세서와 함께 본 개시의 원리를 해석한다. 도면을 참조하면, 다음과 같은 상세한 설명에 따라, 본 개시를 더 명확하게 이해할 수 있다: 도 1은 본 개시의 일부 실시예에 따른 D 플립플롭의 개략적인 블록도를 도시한다; 도 2는 본 개시의 일부 실시예에 따른 D 플립플롭의 회로도를 도시한다; 도 3A는 본 개시의 다른 실시예에 따른 D 플립플롭의 개략적인 회로도를 도시한다; 도 3B는 본 개시의 다른 실시예에 따른 D 플립플롭의 개략적인 회로도를 도시한다; 도 4는 본 개시의 일부 실시예에 따른 클록 회로 및 D 플립플롭을 포함하는 프로세서의 개략적인 블록도를 도시한다; 도 5는 본 개시의 일부 실시예에 따른 클록 회로의 개략적인 블록도를 도시한다; 도 6은 본 개시의 일부 실시예에 따른 클록 회로 및 복수의 D 플립플롭을 포함하는 프로세서의 개략적인 블록도를 도시한다; 또한, 도 7은 본 개시의 일부 실시예에 따른 D 플립플롭의 개략적인 신호 파형의 타이밍도를 도시한다. 이하에서 설명하는 구현예에서, 서로 다른 도면 간에 동일한 도면 부호를 사용하여 동일한 부분 또는 동일한 기능을 갖는 부분을 표시할 수도 있으며, 중복되는 설명은 생략함을 유의하기 바란다. 본 명세서에서, 유사한 기호 및 문자는 유사한 항목을 표시하므로, 어느 한 항목이 한 도면에서 정의되면, 이후 도면에서 이에 대해 추가적으로 논의할 필요가 없다. 이해를 돕기 위해, 도면 등에서 표시한 각 구조의 위치, 크기 및 범위 등은 실제 위치, 크기 및 범위 등을 나타내지 않을 수도 있다. 따라서, 개시된 발명은 도면 등에서 개시한 위치, 크기 및 범위 등에 한정되지 않는다. 이하에서, 도면을 참조하여 본 개시의 다양한 실시예를 상세하게 설명한다. 다른 구체적인 설명이 없는 한, 이러한 실시예에서 설명된 구성 요소 및 단계의 상대적인 배치, 디지털 표현식 및 수치는 본 개시의 범위에 한정되지 않음을 유의해야 한다. 또한, 관련 분야의 당업자에게 공지된 기술, 방법 및 장치는 상세하게 논의되지 않을 수 있지만, 적절한 경우, 상기 기술, 방법 및 장치는 등록 명세서의 일부로 간주되어야 한다. 적어도 하나의 실시예에 대한 이하의 설명은 설명하기 위한 것이며, 본 개시 및 이의 응용 또는 사용을 한정하려는 것이 아님을 이해해야 한다. 또한, 여기에서 예시적으로 설명된 임의의 구현 방식은 반드시 다른 구현방식보다 바람직하거나 유리하다는 것을 의미하지 않음을 이해해야 한다. 본 개시는 상술한 기술분야, 배경기술, 발명의 내용 또는 발명을 실시하기 위한 구체적인 구현예에서 제시한 임의적인 서술 또는 묵시적인 이론에 한정되지 않는다. 본문에서, '3상태 논리'는 출력이 입력 및 제어 신호에 따라 논리 하이 상태, 논리 로우 상태 및 하이 임피던스 상태의 세 가지 상태를 나타내는 논리 회로를 의미한다. 상기 제어 신호는 예를 들어 클록 신호일 수 있다. 본문에서, '3상태 게이트'는 출력이 상기 세 가지 상태(논리 하이 상태, 논리 로우 상태, 하이 임피던스 상태)를 구현할 수 있는 '최소 레벨'의 논리 게이트(또는 논리 게이트 회로로 칭함)를 의미한다. 여기에서, '최소 레벨의 논리 게이트'는 상기 논리 게이트(3상태 게이트)로부터 일부 독립된 논리 게이트 또는 논리 유닛으로 분리될 수 없는 것을 의미한다. 또한, 참고의 목적으로만 이하의 설명에서 특정 용어를 사용할 수 있으며, 이는 한정하려는 의도가 아니다. 예를 들어, 문맥상 명확하게 표시하지 않는 한, 구조 또는 요소에 관련된 '제1', '제2' 및 기타 이러한 숫자 용어는 시퀀스 또는 순서를 암시하지 않는다. 용어 '포함하다(comprise)/포함하다(include)'가 본문에 사용될 경우, 표시된 특징, 전체, 단계, 동작, 단위 및/또는 구성 요소의 존재를 설명하는 것이지만, 하나 이상의 다른 특징, 전체, 단계, 동작, 단위 및/또는 구성 요소 및 이들의 조합의 존재 또는 추가를 배제하지 않는 것도 이해해야 한다. 정적 D 플립플롭과 비교하여, 동적 D 플립플롭은 작동 상태를 유지하기 위해 사용되는 포지티브 피드백 회로의 감소로 인해 회로 구조가 크게 단순화되어 칩 면적이 줄어들었을 뿐만 아니라 전력 소비도 줄일 수 있다. 그러나, 동적 D 플립플롭에는 일정 시간 동안 플로팅(floating) 전위의 노드가 존재하기 때문에, 상기 일정 시간 동안 상기 노드의 기생 커패시턴스는 정확한 전압 상태를 유지해야 한다. 상기 노드의 전압에 영향을 미치는 소자의 누설을 줄이거나 방지하기 위해, 상기 노드와 연결된 회로 소자는 저누설 소자를 사용해야 한다. 저누설 소자는 통상적으로 임계 값이 높은 소자이며, 속도는 임계 값이 낮은 소자보다 느리므로, D 플립플롭의 속도에도 영향을 미친다. 동시에, D 플립플롭은 기능 오류를 방지하기 위해 높은 주파수에서 작동해야 한다. 프로세서가 특정 상태(예를 들어, 휴면 또는 유휴 상태)에 있는 경우, D 플립플롭은 상대적으로 낮은 주파수에서 작동할 수 있으며, 이 경우, 관련 기술의 D 플립플롭은 기능 오류가 발생할 수 있다. 이상의 하나 이상의 과제를 해결하기 위해, 본 개시는 세미-스테틱 D 플립플롭, 상기 D 플립플롭을 포함하는 프로세서 및 컴퓨팅 장치를 제시한다. 종래의 정적 D 플립플롭과 비교하여, 본 개시가 제시하는 세미-스테틱 D 플립플롭은 메인 레지스터를 동적 레지스터로 변경하며, 동일한 속도를 유지하는 조건에서, 면적 및 전력 소비를 절약한다. 본 개시가 제시하는 세미-스테틱 D 플립플롭은 동적 D 플립플롭과 비교하여, 레지스터로부터 한 스테이지의 3상태 게이트 피드백을 추가하고, 정적 레지스터로 변경하여, 낮은 작동 주파수에서 작동할 수 있다. 또한, 일부 임계 값이 낮은 소자를 사용하여 D 플립플롭의 속도를 높일 수 있다. 본 개시의 실시예에 따른 D 플립플롭은 플로팅 노드의 전위를 안정적으로 유지할 수 있으며, D 플립플롭의 전력 소비를 줄일 수 있다. 본 개시의 실시예에 따른 D 플립플롭은 낮은 주파수로 작동할 수 있으며, 높은 주파수로도 작동할 수 있으므로, 프로세서 설계에 유연성을 제공하고, 전력 소비를 줄일 수 있다. 본 개시에 따른 프로세서 및 컴퓨팅 장치는 디지털 화폐(예를 들어, 비트코인, 라이트코인, 이더리움 및 기타 디지털 화폐)의 관련 계산에 사용될 수 있다. 도 1은 본 개시의 일부 실시예에 따른 D 플립플롭의 개략적인 블록도를 도시한다. 도 1에 도시된 바와 같이, 본 개시의 실시예에 따른 D 플립플롭(100)은 입력(IN)을 수신하는 입력 스테이지(101), 및 플립플롭 출력(OUT)을 출력하는 출력 스테이지(105)를 포함한다. D 플립플롭(100)은 중간 노드(B)를 더 포함하며, 중간 노드(B)는 상기 입력 스테이지의 출력 및 상기 출력 스테이지의 입력 사이에 배치된다. 동작 중에, 클록 사이클의 일부 동안, 중간 노드(B)의 전위는 플로팅한다. 일부 실시예에서, 도 1에 도시된 바와 같이, 중간 노드(B)와 입력 스테이지 사이에는 중간 스테이지(예를 들어, 103)가 더 존재할 수 있다. 출력 스테이지(105)의 입력은 상기 중간 노드의 전위의 신호를 수신한다. 예를 들어, 도 1에 도시된 실시예에 도시된 바와 같이, 출력 스테이지(105)의 입력은 중간 노드(B)에 직접적으로 연결된다. D 플립플롭(100)은 피드백 스테이지(107)를 더 포함하며, 피드백 스테이지(107)는 플립플롭의 출력(OUT)을 수신하고, 상기 중간 노드(B)에 피드백을 제공한다. 본 개시의 실시예에 따르면, 피드백 스테이지(107)는 논리 하이 상태, 논리 로우 상태 및 하이 임피던스 상태를 포함한다. 또한, D 플립플롭(100)의 각 구성 요소 중 하나 이상은 상응하는 클록 신호를 수신할 수 있다. 도 1에 도시된 바와 같이, 입력 스테이지(101), 중간 스테이지(103), 피드백 스테이지(107)는 각각 상응하는 클록을 수신한다. 여기에서, 클록(CKs)는 예시적인 것일 뿐이며, 입력 스테이지(101), 중간 스테이지(103), 피드백 스테이지(107) 및 기타 구성 요소 등이 모두 동일한 클록 신호를 수신함을 의미하지 않는다는 것을 이해해야 한다. 또한, 도 1에 도시된 실시예에서, 출력 스테이지(105)가 클록 신호를 수신하지 않는 것으로 도시되어 있으나, 본 개시는 이에 한정되지 않는다. 도 2는 본 개시의 일부 실시예에 따른 D 플립플롭의 회로도를 도시한다. 도 2에 도시된 바와 같이, 본 개시의 실시예에 따른 D 플립플롭(200)은 입력 스테이지(201), 출력 스테이지(205), 중간 노드(B) 및 피드백 스테이지(207)를 포함한다. 중간 노드(B)는 상기 입력 스테이지의 출력 및 상기 출력 스테이지의 입력 사이에 배치된다. 동작하는 일부 시간 동안, 중간 노드(B)에서의 전위는 플로팅한다. D 플립플롭(200)은 중간 노드(B)와 입력 스테이지(201) 사이의 중간 스테이지(203)를 더 포함한다. 입력 스테이지(201)는 입력(D)을 수신하며, (노드(A)를 통해) 중간 스테이지(203)로 출력되는 입력을 제공한다. 노드(A)는 입력 스테이지(201)와 중간 스테이지(203) 사이에 배치된다. 여기에서, 입력 스테이지(201)는 CMOS(상보형 금속 산화물 반도체, Comple