KR-102961975-B1 - 래치 및 이를 포함하는 프로세서와 계산 장치

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Abstract

본 개시는 래치 및 이를 포함하는 프로세서, 및 계산 장치에 관한 것이다. 래치 입력을 수신하도록 구성되는 입력 스테이지; 래치 출력을 출력하도록 구성되는 출력 스테이지; 상기 입력 스테이지의 출력과 상기 출력 스테이지의 입력 간에 설치되는 중간 노드, 및 상기 출력 스테이지는 상기 중간 노드의 신호를 입력으로 수신하도록 구성되고; 상기 래치 출력을 수신하고 피드백을 상기 중간 노드로 제공하도록 구성되는 피드백 스테이지를 포함하며, 상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고 저항 상태를 포함하고, 상기 래치 출력은 상기 래치 입력의 역인, 반전 출력 래치가 제공된다.

Inventors

공 추안
티안 웬보
판 즈쥔
양 주오싱
구오 하이펑

Assignees

션전 마이크로비티 일렉트로닉스 테크놀로지 컴퍼니 리미티드

Dates

Publication Date: 20260506
Application Date: 20230309
Priority Date: 20220428

Claims (13)

반전 출력 래치에 있어서, 래치 입력을 수신하도록 구성되는 입력 스테이지; 래치 출력을 출력하도록 구성되는 출력 스테이지; 상기 입력 스테이지의 출력과 상기 출력 스테이지의 입력 사이에 설치되는 중간 노드, 및 상기 중간 노드의 전위는 작동(operation)시 주파수 주기의 일부에서 플로팅되고, 상기 출력 스테이지는 상기 중간 노드의 신호를 상기 출력 스테이지의 입력으로 수신하도록 구성되고; 상기 래치 출력을 수신하고 피드백을 상기 중간 노드로 제공하도록 구성되는 피드백 스테이지를 포함하며, 상기 피드백 스테이지는 로직 하이 상태, 로직 로우 상태 및 고 저항 상태를 포함하고, 상기 래치의 출력은 상기 래치 입력의 역이고, 상기 래치의 중간 노드에 연결된 트랜지스터의 임계 값은 상기 래치의 상기 중간 노드에 연결되지 않은 트랜지스터들의 임계 값과 정해진 오차 범위 내에서 동일하고, 상기 래치는 작동(operation) 상태에서 제1 주파수로 작동하고, 휴면(sleep) 또는 유휴(idle) 상태에서 상기 제1 주파수보다 낮은 제2 주파수로 오작동 없이 동작하고, 상기 제1 주파수 및 상기 제2 주파수는, 상기 제2 주파수에서 상기 제1 주파수보다 동적 래치((dynamic latch)의 오작동이 더 발생하기 쉬운 방식으로 설정되고, 상기 동적 래치는 상기 래치와 비교하여 상기 피드백 스테이지가 없는 구조인 것을 특징으로 하는, 래치.
청구항 1에 있어서, 상기 피드백 스테이지는 3상태 게이트를 포함하고, 상기 3상태 게이트는: 순차적으로 직렬 연결된 제1 트랜지스터 내지 제4 트랜지스터를 포함하고, 상기 제1 트랜지스터와 제2 트랜지스터는 제1 도전형의 트랜지스터이고, 제3 트랜지스터와 제4 트랜지스터는 제2 도전형의 트랜지스터이며, 상기 제2 도전형은 상기 제1 도전형과 상이하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 하나의 제어 단자는 상기 래치 출력에 연결되고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 중 다른 하나의 제어 단자는 제1 클럭 신호에 연결되며, 상기 제3 트랜지스터와 상기 제4 트랜지스터 중 하나의 제어 단자는 상기 래치 출력에 연결되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터 중 다른 하나의 제어 단자는 제2 클럭 신호에 연결되며, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 역이고, 상기 제2 트랜지스터와 상기 제3 트랜지스터를 서로 연결하는 노드는 상기 중간 노드에 연결되는, 래치.
제1항에 있어서, 상기 피드백 스테이지는 직렬로 연결된 인버터와 전송 게이트를 포함하고, 상기 인버터는 직렬로 연결된 제1 도전형의 제1 트랜지스터와 제2 도전형의 제4 트랜지스터를 포함하며, 상기 전송 게이트는 병렬로 연결된 제1 도전형의 제2 트랜지스터 및 제2 도전형의 제3 트랜지스터를 포함하고, 상기 제2 도전형은 상기 제1 도전형과 상이하고, 상기 인버터의 입력은 상기 래치 출력에 연결되고, 상기 인버터의 출력은 상기 전송 게이트의 입력에 연결되며, 상기 전송 게이트의 출력은 상기 중간 노드에 연결되고, 상기 전송 게이트의 두 개의 제어 단자는 각각 제1 클럭 신호와 제2 클럭 신호를 각각 수신하고, 상기 제2 클럭 신호는 상기 제1 클럭 신호의 역인, 래치.
제2항 또는 제3항에 있어서, 상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형이며, 상기 제1 클럭 신호가 하이이고 상기 제2 클럭 신호가 로우인 경우, 상기 피드백 스테이지는 차단되어 고 저항 상태를 나타내고; 상기 제1 클럭 신호가 로우이고 상기 제2 클럭 신호가 하이인 경우, 상기 피드백 스테이지는 상기 래치 출력에 기초하여 상기 중간 노드에 피드백을 제공하도록 구성되는, 래치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 입력 스테이지는 전송 게이트이고, 상기 전송 게이트의 일 단은 상기 래치 입력을 수신하고, 상기 전송 게이트의 다른 일 단은 상기 중간 노드에 연결되고, 상기 전송 게이트의 제어 단은 각각 제1 클럭 신호와 제2 클럭 신호를 수신하도록 구성되는, 래치.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 출력 스테이지는 인버터인, 래치.
제4항에 있어서, 상기 입력 스테이지는 전송 게이트이고, 상기 전송 게이트의 일 단은 상기 래치 입력을 수신하도록 구성되고, 상기 전송 게이트의 다른 일 단은 상기 중간 노드에 연결되며, 상기 전송 게이트는 병렬로 연결된 제1 도전형의 제5 트랜지스터 및 제2 도전형의 제6 트랜지스터를 포함하며, 상기 제5 트랜지스터의 게이트는 상기 제2 클럭 신호를 수신하도록 구성되고, 상기 제6 트랜지스터의 게이트는 상기 제1 클럭 신호를 수신하도록 구성되는, 래치.
삭제
제1항 내지 제3항 중 어느 한 항에 따른 적어도 하나의 래치를 포함하는, 프로세서.
제9항에 있어서, 상기 적어도 하나의 래치는 복수의 래치;를 포함하고 상기 프로세서는 필요한 클럭 신호를 상기 복수의 래치 각각에 제공하도록 구성되는 클럭 회로를 더 포함하는, 프로세서.
제10항에 있어서, 상기 클럭 회로는 직렬 연결된 제1 인버터와 제2 인버터를 포함하고, 상기 제1 인버터는 클럭 신호를 수신하고 제1 클럭 신호를 출력하도록 구성되며, 상기 제2 인버터는 상기 제1 클럭 신호를 수신하고 제2 클럭 신호를 출력하도록 구성되고, 상기 제1 클럭 신호와 상기 제2 클럭 신호는 상기 복수의 래치 각각에 제공되는, 프로세서.
제9항에 따른 프로세서를 포함하는, 계산 장치.
제12항에 있어서, 상기 계산 장치는 디지털 화폐에 사용되는 것인, 계산 장치.

Description

래치 및 이를 포함하는 프로세서와 계산 장치 관련 출원의 상호참조 본원은 출원 번호 202210455757.4, 출원일 2022년 4월 28일인 중국 출원을 기초로 하여 이의 우선권을 주장하며, 상기 중국 출원에 개시된 내용은 그 전체가 본 명세서에 인용으로 병합된다. 본 개시는 래치 및 이를 포함하는 프로세서와 계산 장치에 관한 것이다. 고성능 계산이 탐사, 기후 변화, 교통, 인공 지능, 디지털 화폐 등의 사회 분야에 광범위하게 응용됨에 따라, 고성능 계산 칩의 전력, 연산 속도, 면적(자본) 등에 대해 보다 높은 요구사항이 제기되고 있다. 최근 몇 년 간, 디지털 화폐가 점차 주목 받고 있다. 관련 분야에서, 디지털 화폐에 사용하기 위한 개선된 프로세서와 계산 장치가 요구된다. 디지털 화폐에 사용하기 위한 프로세서는 연산 과정에서 대량의 반복적인 논리 연산을 수행하여야 하고, 이는 데이터 저장을 수행하기 위한 대량의 래치를 필요로 한다. 따라서, 래치의 성능은 칩의 면적, 전력, 연산 속도 등을 포함하여 프로세서의 성능에 직접적으로 영향을 미칠 수 있다. 명세서의 일부를 구성하는 도면은 본 개시의 실시예를 설명하는 것으로서, 명세서와 함께 본 개시의 원리를 설명하기 위한 것이다. 도면을 참조하여, 이하의 상세한 설명에 근거하여 본 개시를 보다 분명히 이해할 수 있다. 도 1은 본 개시의 일 실시예에 따른 래치를 도시한 개략적인 블록도이다. 도 2a는 본 개시의 일 실시예에 따른 래치의 회로도를 도시한다. 도 2b는 본 개시의 일 실시예에 따른 래치의 회로도를 도시한다. 도 3a는 본 개시의 다른 일 실시예에 따른 래치의 개략적인 회로도를 도시한다. 도 3b는 본 개시의 다른 일 실시예에 따른 래치의 개략적인 회로도를 도시한다. 도 3c는 본 개시의 다른 일 실시예에 따른 래치의 개략적인 회로도를 도시한다. 도 3d는 본 개시의 다른 일 실시예에 따른 래치의 개략적인 회로도를 도시한다. 도 4는 본 개시의 일 실시예에 따른 클럭 회로와 래치를 포함하는 프로세서를 도시한 개략적인 블록도이다. 도 5는 본 개시의 일 실시예에 따른 클럭 회로를 도시한 개략적인 블록도이다. 도 6은 본 개시의 일 실시예에 따른 클럭 회로와 복수의 래치를 포함하는 프로세서를 도시한, 개략적인 블록도이다. 도 7은 본 개시의 일 실시예에 따른 래치의 개략적인 신호 파형을 도시한 타이밍도이다. 도 8은 본 개시의 일 실시예에 따른 래치의 개략적인 신호 파형을 도시한 타이밍도이다. 도 9는 관련 기술의 동적 래치를 도시한 개략적인 회로도이고; 그리고 도 10은 관련 기술의 동적 래치의 작동을 설명하기 위한 개략적인 등가 회로도이다. 이하 설명되는 구현 예에서, 일부 상황에서는 상이한 도면 간에 동일한 도면 부호를 공동으로 사용하여 동일한 부분 또는 동일 기능을 가지는 부분을 표시할 수 있으므로, 이에 대한 중복되는 설명은 생략한다. 본 명세서에서, 유사한 참조 번호와 문자를 사용하여 유사한 항목을 표시하므로, 어느 항목이 한 도면에서 일단 정의되면, 이후의 도면에서는 이에 대해 추가적으로 논할 필요가 없다. 이해의 편의를 돕기 위해, 도면에서 도시한 각 구조의 위치, 크기 및 범위 등은 간혹 실제의 위치, 크기 및 범위 등을 나타내지 않을 수 있다. 따라서, 개시된 발명은 도면 등에 의해 개시된 위치, 크기 및 범위 등에 제한되지 않는다. 이하, 도면을 참조하여 본 개시의 다양한 예시적 실시예를 상세히 설명한다. 달리 구체적 설명이 없는 경우, 이들 실시예에서 밝힌 부재와 단계의 상대적 위치, 수식과 수치는 본 개시의 범위를 제한하지 않는다. 또한, 관련 분야의 당업자들이 이미 숙지하는 기술, 방법 및 기기에 대해서는 자세한 논의를 생략할 수 있으나, 적절한 경우, 상기 기술, 방법 및 기기는 권리를 부여받은 명세서의 일부로 간주되어야 할 것이다. 이하, 적어도 하나의 예시적 실시예에 대한 설명은 설명을 위한 것일 뿐, 본 개시와 이의 응용 또는 사용에 대해 어떤 제한도 하지 않는다. 또한, 본 명세서에서 예시적으로 설명된 어떠한 구현 예도 다른 구현 예와 비교했을 때 바람직하거나 유리함을 나타내지는 않는다. 본 개시는 전술한 기술 분야, 배경 기술, 발명의 내용 또는 발명을 실시하기 위한 구체적인 설명에서 제시된 모든 설명 또는 암시된 이론에 의해 제한되지 않는다. 본문에서 "3상태 논리"는 그 출력이 입력 및 제어 신호에 따라 로직 하이 상태, 로직 로우 상태 및 고 저항 상태의 세 가지 상태를 나타내는 논리 회로를 의미한다. 상기 제어 신호는 예를 들어 클럭 신호일 수 있다. 본문에서, "3상태 게이트"는 그 출력이 상기 세 가지 상태(로직 하이 상태, 로직 로우 상태 및 고 저항 상태)의 "최소 레벨"을 구현할 수 있는 논리 게이트(또는 논리 게이트 회로)를 의미한다. 여기서, "최소 레벨의 논리 게이트"는 상기 논리 게이트(3상태 게이트)로부터 분리되어 그 일부가 될 수 없는, 독립된 논리 게이트 또는 논리 유닛을 의미한다. 또한, 단지 참고를 위한 목적으로, 이하 설명에서 특정한 단어를 사용할 수 있으며, 이는 제한을 위한 것이 아니다. 예를 들어, 문맥상 분명히 언급하지 않은 경우, 구조 또는 요소에 관한 용어 "제1", "제2" 및 다른 종류의 수사는 순서 또는 차례를 암시하지 아니한다. 또한, "포함하다"라는 용어가 본문에 사용될 때, 언급된 특징, 전체, 단계, 작동, 유닛 및/또는 어셈블리의 존재를 설명하며, 하나 이상의 다른 특징, 전체, 단계, 작동, 유닛 및/또는 어셈블리 및/또는 이들의 조합이 존재하거나 부가될 가능성을 배제하지 않는다. 정적 래치와 비교해, 동적 래치에는 작동 상태를 유지하기 위한 정적 피드백 회로가 생략되었으므로, 회로 구조가 대폭 간소화되어, 칩 면적을 감소시킬 뿐 아니라 전력 소모를 저감할 수 있다. 그러나, 동적 래치에서는 일부 시간 동안 전위가 플로팅(floating)되는 노드가 존재하므로, 상기 시간 내에 상기 노드의 기생 축전기는 정확한 전압 상태를 유지하여야 한다. 도 9는 관련 기술의 동적 래치를 도시한 개략적인 회로도이다. 도 10은 상기 관련 기술의 동적 래치의 작동을 설명하기 위한 개략적인 등가 회로도이다. 상기 동적 래치는 입력단(D)과 출력단(QN) 사이에 직렬 연결된 전송 게이트(101)와 인버터(102)를 포함한다. 전송 게이트(101)와 인버터(102) 사이에는 노드 A가 형성되고, 데이터는 인버터(102)의 기생 축전기를 통해 노드 A 및/또는 노드 QN 상에 일시적으로 저장된다. 그러나, 노드 A와 노드 QN에는 동적 누설 전류가 생성되어, 일시적으로 저장된 데이터가 유실된다. 도 9와 도 10을 참조하면, CLKP가 로우 레벨이고, CLKN이 하이 레벨일 때(도 9에서는 각각 CKP와 CKN으로 표시됨), 전송 게이트(101)는 오픈되어 데이터를 노드 A로 전송하고, 데이터를 노드 A의 기생 축전기(100)에 기입한다. CLKP가 하이 레벨로 변경되고, CLKN이 로우 레벨로 변경되면, 전송 게이트(101)는 차단되고, 전송 게이트에 의해 전송된 데이터는 노드 A의 기생 축전기(100)에 유지된다. 노드 A에 저장된 데이터가 "0"이고, 입력단(D)의 데이터는 "1"일 때, 전송 게이트(101)에 의해 풀-업 누설 경로(도 10의 좌측)가 형성되어 기생 축전기(100)를 충전시킨다. 클럭 주파수가 비교적 낮을 때, 즉 CKP=1, CLKN=0인 시간이 충분히 길 때, 노드 A의 전압은 "0"에서 "1"로 변하여, 데이터 유실을 야기할 수 있다. 노드 A에 저장된 데이터가 "1"이고, 입력단(D)의 데이터는 "0"일 때, 전송 게이트(101)에 의해 풀-다운 누설 경로(도 10의 좌측)가 형성되어 기생 축전기(100)를 방전시킨다. 클럭 주파수가 비교적 낮을 때, 즉 CKP=1, CLKN=0인 시간이 충분히 길 때, 노드(A)의 전압은 "1"에서 "0"으로 변하여, 데이터 유실을 야기할 수 있다. 기생 축전기(100) 상에 저장된 전하가 Q, 기생 축전기(100)의 커패시턴스 값이 C, 기생 축전기 전극 보드 양쪽 단의 전압이 V라고 가정하면, Q=C*V이다. 누설 전류가 Ileakage이면, 누설 시간(T)은 T=Q/Ileakage=C*V/Ileakage이고, 전류 누설 시간과 클럭 주기는 정비례 관계이다. 즉 클럭 주파수(Fclk 1/T = Ileakage/(C*V) 따라서, 동적 누설 전류는 기존의 동적 래치의 최저 작동 주파수를 제한할 수 있다. 또한, 컴포넌트의 누설 전류가 상기 노드의 전압에 끼치는 영향을 감소시키거나 방지하기 위해, 상기 노드와 연결된 회로 컴포넌트로는 누설 전류가 적은 컴포넌트가 요구된다. 누설 전류가 적은 컴포넌트는 통상 높은 임계 값을 가지는 컴포넌트로서, 낮은 임계 값을 가지는 컴포넌트에 비해 그 속도가 느리고, 이 또한 래치의 속도에 영향을 미칠 수 있다. 동시에, 기능 오류를 방지하기 위해, 래치의 작동은 비교적 높은 주파수로 유지될 필요가 있다. 또한 프로세서의 일부 상태(예를 들어, 휴면 또는 idle 상태)에서, 래치는 비교적 낮은 주파수로 작동할 수 있고, 이러한 경우, 관련 기술의 래치에서는 기능 오류가 나타날 수 있다. 전술한 하나 이상의 문제를 해결하기 위하여, 본 개시에서는 세미-스테틱 래치와 상기 래치를 포함하는 프로세서 및 계산 장치를 제안한다. 동적 래치에 비해, 본 개시에 따른 세미-스테틱 래치에는 피드백 스테이지가 추가됨으로써, 최저 주파수의 제한을 받지 않고 비교적 낮은 주파수에서 작동할 수 있다. 또한, 일부의 낮은 임계 값 컴포넌트를 사용함으로써, 래치의 속도를 향상시킬 수 있다. 본 개시의 실시예에 따른 래치는 플로팅 노드의 전위를 안정적으로 유지하고 래치의 전력 소모를 감소시킬 수 있다. 본 개시의 실시예에 따른 래치는 비교적 낮은 주파수로 작동할 수도 있고, 비교적 높은 주파수로도 작동할 수 있으므로, 프로세서의 설계에 융통성을 제공하고 전력 소모를 감소시킬 수 있다. 본 개시에 따른 프로세서와 계산 장치는 디지털 화폐(예를 들어, 비트코인, 라이트코인, 이더리움 및 다른 디지털 화폐)와 관련된 계산에도 사용될 수 있다. 도 1은 본 개시의 일 실시예