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KR-102962033-B1 - DIGITAL DROOP DETECTOR, SEMICONDUCTOR DEVICE INCLUDING THE SAME, AND CALIBRATION METHOD THEREOF

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Abstract

본 발명에 따른 전원 전압의 드룹 발생 여부를 검출하기 위한 디지털 드룹 검출기는, 클록 신호에 응답하여 상기 전원 전압의 레벨 변화를 감지하여 제 1 코드로 변환하는 시간-디지털 컨버터, 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛, 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하되, 상기 지연 자동 서치 유닛은 상기 켈리브레이션 유닛에 의한 보정 동작 이전의 상기 제 2 코드에 기초하여 상기 클록 신호의 지연 크기를 조정하여 상기 제 2 코드가 상기 타깃 범위에 위치하도록 조정한다.

Inventors

  • 이상헌
  • 신희욱
  • 이희준
  • 이정호
  • 조영재
  • 최병주

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20220831

Claims (20)

  1. 전원 전압의 드룹 발생 여부를 검출하기 위한 디지털 드룹 검출기에 있어서: 클록 신호에 응답하여 상기 전원 전압의 레벨 변화를 감지하여 제 1 코드로 변환하는 시간-디지털 컨버터; 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛; 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하되, 상기 지연 자동 서치 유닛은 상기 켈리브레이션 유닛에 의한 보정 동작 이전의 상기 제 2 코드에 기초하여 상기 클록 신호의 지연 크기를 조정하여 상기 제 2 코드가 상기 타깃 범위에 위치하도록 조정하는 디지털 드룹 검출기.
  2. 제 1 항에 있어서, 상기 시간-디지털 컨버터는: 상기 클록 신호를 지연시키는 적어도 하나의 버퍼; 상기 버퍼의 입력단 및 출력단에 각각 연결되어 상기 지연 시간을 분할하여 멀티-위상 클록으로 생성하는 위상 인터폴레이터 체인; 그리고 상기 멀티-위상 클록을 상기 클록 신호에 동기하여 래치하여 상기 제 1 코드로 변환하는 래치 유닛을 포함하는 디지털 드룹 검출기.
  3. 제 2 항에 있어서, 상기 위상 인터폴레이터 체인은, 상기 버퍼의 상기 입력단 및 출력단 사이의 지연을 세분하기 위해 복수 층의 캐스코드 형태로 연결되는 복수의 위상 인터폴레이터들을 포함하는 디지털 드룹 검출기.
  4. 제 1 항에 있어서, 상기 켈리브레이션 유닛은: 상기 제 1 코드를 부호 비트를 포함하는 로 코드(RAW)로 변환하는 인코더; 상기 로 코드를 공정 속도별 비선형성을 보정하여 공정 보정 코드로 생성하는 공정 켈리브레이션 유닛; 상기 공정 보정 코드를 온도별 비선형성을 보정하여 온도 보정 코드로 생성하는 온도 켈리브레이션 유닛을 포함하는 디지털 드룹 검출기.
  5. 제 4 항에 있어서, 상기 공정 켈리브레이션 유닛은, 상기 전원 전압의 3개 레벨에 대한 상기 로 코드의 크기를 참조하여 상기 비선형성을 보정하는 3-포인트 켈리브레이션 기법을 사용하는 디지털 드룹 검출기.
  6. 제 4 항에 있어서, 상기 온도 켈리브레이션 유닛은 상기 공정 보정 코드에 대한 2-포인트 켈리브레이션 기법을 사용하여 상기 비선형성을 보정하는 디지털 드룹 검출기.
  7. 제 4 항에 있어서, 상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수 연산 로직을 포함하는 디지털 드룹 검출기.
  8. 제 4 항에 있어서, 상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수를 제공하기 위한 룩업 테이블을 포함하는 디지털 드룹 검출기.
  9. 제 4 항에 있어서, 상기 공정 켈리브레이션 유닛 또는 상기 온도 켈리브레이션 유닛은 상기 비선형성을 보정하기 위한 계수를 외부에서 계산하여 제공하기 위한 입출력 수단을 포함하는 디지털 드룹 검출기.
  10. 제 1 항에 있어서, 상기 지연 자동 서치 유닛은: 상기 제 2 코드가 상기 타깃 범위에 포함되는지의 여부를 검출하여 지연 조정 신호를 생성하는 지연 자동 서치 로직; 그리고 상기 지연 조정 신호에 따라 상기 클록 신호의 지연을 조정하는 가변 게이트 지연 로직을 포함하는 디지털 드룹 검출기.
  11. 제 1 항에 있어서, 상기 제 2 코드와 기준값을 비교하여 상기 전원 전압의 드룹 발생 여부를 지시하는 드룹 검출 신호를 생성하는 비교기를 더 포함하는 디지털 드룹 검출기.
  12. 전원 전압을 제공받아 프로세싱 동작을 수행하는 기능 블록; 상기 전원 전압의 드룹을 검출하여 드룹 검출 신호를 출력하는 디지털 드룹 검출기; 그리고 상기 드룹 검출 신호에 응답하여 클록 신호의 주파수를 가변한 적응 클록 신호를 생성하여 상기 기능 블록에 제공하는 클록 변조 회로를 포함하되, 상기 디지털 드룹 검출기는: 상기 전원 전압의 레벨 변화를 제 1 코드로 변환하는 시간-디지털 컨버터; 상기 제 1 코드에 포함된 공정 변화 또는 온도 변화에 따른 비선형성을 보정하여 제 2 코드로 변환하는 켈리브레이션 유닛; 그리고 상기 제 2 코드가 타깃 범위에 포함되는지의 여부에 따라 상기 클록 신호의 지연 크기를 조정하는 지연 자동 서치 유닛을 포함하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 시간-디지털 컨버터는 버퍼의 입력단 및 출력단 사이의 지연을 분할하기 위한 위상 인터폴레이션 기법을 사용하여 상기 제 1 코드를 생성하는 반도체 장치.
  14. 제 12 항에 있어서, 상기 켈리브레이션 유닛은: 상기 제 1 코드를 부호 비트를 포함하는 로 코드(RAW)로 변환하는 인코더; 상기 로 코드를 공정 속도별로 비선형성을 보정하여 공정 보정 코드로 생성하는 공정 켈리브레이션 유닛; 그리고 상기 공정 보정 코드를 온도별로 비선형성을 보정하여 온도 보정 코드로 생성하는 온도 켈리브레이션 유닛을 포함하는 반도체 장치.
  15. 제 14 항에 있어서, 상기 공정 속도별 비선형성 또는 상기 온도별 비선형성을 보정하기 위한 연산은 상기 디지털 드룹 검출기의 외부 또는 내부에 구비된 계수 연산 장치에 의해서 수행되는 반도체 장치.
  16. 제 14 항에 있어서, 상기 공정 속도별 비선형성 또는 상기 온도별 비선형성을 보정하기 위한 연산은 상기 디지털 드룹 검출기 내부에 구비된 룩업 테이블을 사용하여 수행되는 반도체 장치.
  17. 제 12 항에 있어서, 상기 지연 자동 서치 유닛은: 상기 제 2 코드가 상기 타깃 범위에 포함되는지의 여부를 검출하여 지연 조정 신호를 생성하는 지연 자동 서치 로직; 그리고 상기 지연 조정 신호에 따라 상기 클록 신호의 지연을 조정하는 가변 게이트 지연 로직을 포함하는 반도체 장치.
  18. 시스템 온 칩의 전원 전압 드룹을 검출하는 디지털 드룹 검출기의 켈리브레이션 방법에 있어서: 클록 신호에 따라 상기 전원 전압의 레벨 변화를 감지하는 시간-디지털 컨버터의 출력이 타깃 범위 이내에 위치하도록 상기 클록 신호의 지연을 조정하는 단계; 공정 변화에 따라 발생하는 상기 시간-디지털 컨버터의 출력의 비선형성을 3-포인트 켈리브레이션 기법을 적용하여 보정하여 공정 보정 코드를 생성하는 단계; 그리고 상기 공정 보정 코드에 대한 온도 변화에 따른 비선형성을 2-포인트 켈리브레이션 기법을 적용하여 보정하는 단계를 포함하는 켈리브레이션 방법.
  19. 제 18 항에 있어서, 상기 3-포인트 켈리브레이션 기법 또는 상기 2-포인트 켈리브레이션 기법은 상기 디지털 드룹 검출기의 내부 또는 외부에 위치하는 켈리브레인션 장치 또는 룩업 테이블을 통해서 수행되는 켈리브레이션 방법.
  20. 제 18 항에 있어서, 상기 클록 신호의 지연을 조정하는 단계는 상기 공정 보정 코드를 생성하는 단계 또는 상기 2-포인트 켈리브레이션 기법을 적용하여 보정하는 단계보다 먼저 수행되는 켈리브레이션 방법.

Description

디지털 드룹 검출기, 반도체 장치, 그리고 그것의 켈리브레이션 방법{DIGITAL DROOP DETECTOR, SEMICONDUCTOR DEVICE INCLUDING THE SAME, AND CALIBRATION METHOD THEREOF} 본 발명은 반도체 장치에 관한 것으로, 좀 더 구체적으로는 켈리브레이션 기능을 갖는 디지털 드룹 검출기 및 그것을 포함하는 반도체 장치, 그리고 그것의 켈리브레이션 방법에 관한 것이다. 반도체 장치의 집적도 및 사이즈가 커지고 동작 속도도 높아짐에 따라, 소비 전력도 상대적으로 증가하고 있다. 따라서, 반도체 장치의 저전력 성능이 점점 중요해지고 있다. 응용 프로세서(Application Processor)와 같은 시스템 온 칩(System on Chip; SoC)에는 고성능의 기능 블록(또는, IP)들을 포함한다. 이들 기능 블록들에 제공되는 전원 전압은 동작 환경이나 테스크의 레벨에 따라 변할 수 있다. 일반적으로, 전원 전압이 크게 낮아지는 드룹(Droop) 현상을 대비하기 위해, 전원 전압에 충분한 마진을 제공하는 가드 밴드(Guard band)가 설정된다. 하지만, 상대적으로 높은 가드 밴드의 설정은 시스템 온 칩의 전력 소모를 증가시키게 되므로 제품의 경쟁력을 약화시킬 수 있다. 집적화된 디지털 회로가 고속으로 동작하기 위해서는 많은 전력을 소모하게 된다. 이때, 갑작스러운 부하 전류의 변화로 인해 전원 전압의 드룹(Droop)이 발생한다. 전원 전압의 드룹(Droop)을 감지하여 클록을 조정함으로써 전원 전압의 신속한 복원이 가능하다. 드룹(Droop)에 따른 디지털 회로의 오동작을 방지하기 위해서는 드룹(Droop)을 정확히 감지해야 한다. 디지털 드룹 검출기(Digital Droop Detector: 이하, DDD)는 설계시 디지털 표준 라이브러리(Digital standard cell library)를 사용하기 때문에 디지털 회로 주변에 배치할 수 있어 널리 사용된다. 하지만, 디지털 드룹 검출기(DDD)는 공정/온도(Process/Temperature) 변화에 취약하다. 따라서, 반도체 장치의 디지털 기능 블록들에 사용되는 디지털 드룹 검출기(Digital Droop Detector: 이하, DDD)에서 공정/온도의 변화를 효과적으로 보상할 수 있는 기술이 필요한 실정이다. 도 1은 본 발명의 실시 예에 따른 디지털 드룹 검출기를 포함하는 반도체 장치를 보여주는 블록도이다. 도 2는 본 발명의 디지털 드룹 검출기를 기반으로 적응형 클록 신호에 따른 전원 전압의 마진 감소 효과를 보여주는 파형도이다. 도 3은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 구성을 간략히 보여주는 블록도이다. 도 4는 도 3의 지연 자동 서치(DAS) 유닛을 좀더 구체적으로 보여주는 블록도이다. 도 5는 도 4의 지연 자동 서치(DAS) 유닛의 설정 동작을 시각적으로 보여주는 그래프이다. 도 6은 도 3의 시간-디지털 컨버터(TDC)의 구조를 예시적으로 보여주는 블록도이다. 도 7은 도 6의 TDC 유닛들 중 어느 하나의 구성을 세부적으로 보여주는 도면이다. 도 8은 도 7의 위상 인터폴레이터(Phase Interpolator)의 구성을 예시적으로 보여주는 도면이다. 도 9는 도 7의 멀티-위상 클록(Multi-Phase CLK)의 분할 형태를 보여주는 파형도이다. 도 10은 도 3의 켈리브레이션 로직의 세부 구성을 간략히 보여주는 블록도이다. 도 11a 내지 도 11c는 도 10의 공정 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다. 도 12a 내지 도 12b는 도 10의 온도 켈리브레이션 유닛에서 수행되는 보정 과정을 각각 보여주는 그래프들이다. 도 13은 본 발명의 실시 예에 따른 디지털 드룹 검출기의 켈리브레이션 방법을 간략히 보여주는 순서도이다. 앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다. 도 1은 본 발명의 실시 예에 따른 디지털 드룹 검출기를 포함하는 반도체 장치를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 장치(10)는 디지털 드룹 검출기(100), 기능 블록(200), 그리고 클록 변조 회로(300)를 포함할 수 있다. 반도체 장치(10)는 전원 전압(VDD)의 드룹(Droop)을 검출하여 클록 신호(CLK)를 적응적으로 변조하여 기능 블록(200)에 제공하는 적응형 클록 시스템일 수 있다. 디지털 드룹 검출기(100)는 파워 라인을 통해 전달되는 전원 전압(VDD)을 모니터링한다. 디지털 드룹 검출기(100)는 모니터링을 통해 전원 전압(VDD)에서의 드룹 발생 여부를 지시하는 드룹 검출 신호(DET_DR)를 생성한다. 생성된 드룹 검출 신호(DET_DR)는 클록 변조 회로(300)에 전달된다. 예컨대, 디지털 드룹 검출기(100)는 전원 전압(VDD)이 기준치 미만으로 떨어지면, 하이(H) 레벨의 드룹 검출 신호(DET_DR)를 생성할 수 있다. 반면, 디지털 드룹 검출기(100)는 전원 전압(VDD)이 기준 전압 이상이면, 로우(L) 레벨의 드룹 검출 신호(DET_DR)를 생성할 수 있다. 다른 실시예에서, 디지털 드룹 검출기(100)는 상이한 레벨의 복수의 기준 전압들을 사용할 수 있다. 디지털 드룹 검출기(100)는 복수의 기준 전압들을 이용하여 전원 전압(VDD)의 드룹 발생 여부와 드룹의 정도를 지시하는 드룹 검출 신호(DET_DR)를 생성할 수도 있다. 이때, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹 정도에 따라 클록 신호(CLK)의 주파수를 조정할 수 있다. 예를 들어, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹 정도가 클수록 클록 신호(CLK)의 주파수를 더 낮게 조정할 수 있다. 또한, 클록 변조 회로(300)는 드룹된 전원 전압(VDD)이 회복됨에 따라 클록 신호(CLK)의 주파수도 적응적으로 높아지도록 조정할 수 있다. 조정된 클록 신호는 이하에서 적응 클록 신호(CLKa)라 칭하기로 한다. 기능 블록(200)은 파워 라인을 통해 전달되는 전원 전압(VDD)을 사용하여 제반 프로세싱을 수행한다. 그리고 기능 블록(200)은 클록 변조 회로(300)에서 제공되는 적응 클록 신호(CLKa)에 동기하여 프로세싱 동작을 수행한다. 적응 클록 신호(CLKa)는 클록 경로(CLK_Path)를 따라 기능 블록(200) 내의 세부 회로들에 전달된다. 전원 전압(VDD)의 드룹(Droop)이 발생하면, 기능 블록(200)은 이전의 주파수보다 낮은 주파수의 적응 클록 신호(CLKa)를 기반으로 프로세싱 동작을 수행한다. 이를 통해 기능 블록(200)의 전력 소모가 감소하고, 전원 전압(VDD)의 레벨은 복원될 수 있다. 이러한 전원 전압(VDD)의 드룹으로부터의 회복을 통해 반도체 장치(10)의 안정적인 동작이 가능하다. 적응 클록 신호(CLKa)의 사용에 따라 드룹(Droop)에 대비하기 위한 전원 전압(VDD)의 마진을 줄일 수 있다. 따라서, 반도체 장치(10)에서 소모되는 전체적인 전력량 감소가 가능하다. 기능 블록(200)은 특정 기능을 수행하는 회로 또는 블록이거나 IP(Intellectual Property) 등일 수 있다. 또는, 기능 블록(200)은 중앙 처리 장치(Central Processing Unit), 그래픽 처리 장치(Graphic Processing Unit), 응용 프로세서(Application Process)와 같은 넓은 범위의 반도체 장치일 수도 있다. 클록 변조 회로(300)는 드룹 검출 신호(DET_DR)에 응답하여 클록 신호(CLK)를 적응 클록 신호(CLKa)로 변조하여 기능 블록(200)에 제공할 수 있다. 예를 들어, 클록 변조 회로(300)는 전원 전압(VDD)의 드룹이 발생한 것을 나타내는 드룹 검출 신호(DET_DR)에 응답하여 주파수가 감소된 적응 클록 신호(CLKa)를 기능 블록(200)에 제공한다. 클록 변조 회로(300)는 전원 전압(VDD)의 드룹이 존재하지 않는 경우, 드룹 검출 신호(DET_DR)에 응답하여 변조되지 않은 클록 신호(CLK)를 기능 블록(200)에 바이패스시킬 수도 있다. 상술한 바와 같이 본 발명의 실시 예에 따른 반도체 장치(10)는 공정/온도의 변화를 보상할 수 있는 디지털 드룹 검출기(100)를 포함한다. 따라서, 상대적으로 감소된 전원 전압(VDD)의 마진을 사용할 수 있어 반도체 장치(10)의 소모 전력을 줄일 수 있다. 도 2는 본 발명의 디지털 드룹 검출기를 기반으로 적응형 클록 신호에 따른 전원 전압의 마진 감소 효과를 보여주는 파형도이다. 도 2를 참조하면, 적응 클록 신호의 사용에 더하여 디지털 드룹 검출기(100)는 공정이나 온도의 효과를 보상하기 위한 켈리브레이션을 수행하여 드룹 검출 해상도를 높일 수 있다. 따라서, 본 발명의 디지털 드룹 검출기(100)를 적용하는 경우, 기능 블록(200)에 공급되는 전원 전압(VDD)의 마진을 감소시킬 수 있다. 따라서, 본 발명의 디지털 드룹 검출기(100)를 적용하면, 전원 전압(VDD)의 마진에 의해서 발생하는 전력 소모를 줄일 수 있다. 최소 공급 전압(LVCC)은 다이나믹 전압-주파수 스케일링(DVFS)과 같은 전력 제어 동작 적용시에 기능 블록(200)의 기능과 성능에 영향을 주지 않는 최소 전압을 의미한다. 그리고 제 1 전원 전압(VDD1)은 본 발명의 디지털 드룹 검출기(100)를 사용하지 않는 경우에 필요한 제 1 마진(VM1)을 적용한 전원 전압이다. 제 1 전원 전압(VDD1)은 최소 공급 전압(LVCC)에 상대적으로 큰 제 1 마진(VM1)이 더해진 값을 갖는다. 반면, 제 2 전원 전압(VDD2)은 적응 클록 신호 및 본 발명의 켈리브레이션 기법의 사용에 의해서 감소된 레벨의 전원 전압을 보여준다. 제 2 전원 전압(VDD2)은 최소 공급 전압(LVCC)에 상대