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KR-20260060543-A - GLASS SUBSTRATE, SEMICONDUCTOR PACKAGE INCLUDING GLASS SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME

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Abstract

일 실시예에 따른 유리 기판은, 제1 재배선 구조체; 상기 제1 재배선 구조체 상의 코어 층 - 상기 코어 층은, 유리 코어; 및 상기 유리 코어의 측면들을 둘러싸고, 금속 재료 및 유기 재료, 중 적어도 하나를 포함하는 더미 구조체를 포함함 -; 및 상기 코어 층 상의 제2 재배선 구조체를 포함할 수 있다.

Inventors

  • 강정훈

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241024

Claims (10)

  1. 제1 재배선 구조체; 상기 제1 재배선 구조체 상의 코어 층 - 상기 코어 층은, 유리 코어; 및 상기 유리 코어의 측면들을 둘러싸고, 금속 재료 및 유기 재료, 중 적어도 하나를 포함하는 더미 구조체 를 포함함 -; 및 상기 코어 층 상의 제2 재배선 구조체 를 포함하는, 유리 기판.
  2. 제1항에 있어서, 상기 더미 구조체는 상기 유리 코어의 측면들을 커버하는, 유리 기판.
  3. 제1항에 있어서, 상기 더미 구조체는 상기 유리 코어의 측면들을 따라 컨포멀하게 연장되는, 유리 기판.
  4. 제1항에 있어서, 상기 더미 구조체는 외부에 노출되는, 유리 기판.
  5. 제1항에 있어서, 상기 유리 코어는 제1 취성을 갖고, 상기 더미 구조체는 제2 취성을 가지며, 상기 제1 취성은 상기 제2 취성보다 큰, 유리 기판.
  6. 제1항에 있어서, 상기 더미 구조체는, 내측면들 및 외측면들을 포함하고, 상기 내측면들이 상기 유리 코어의 측면들을 커버하며, 상기 금속 재료를 포함하는 제1 구조체; 및 상기 제1 구조체의 외측면들을 커버하고, 상기 유기 재료를 포함하는 제2 구조체 를 포함하는, 유리 기판.
  7. 제1항에 있어서, 상기 더미 구조체는 상기 금속 재료를 포함하는 제1 구조체를 포함하고, 상기 제1 구조체는, 상기 유리 코어의 측면들을 커버하는 커버부; 및 상기 커버부로부터 상기 유리 코어의 반대 방향으로 연장되는 확장부 를 포함하는, 유리 기판.
  8. 제7항에 있어서, 상기 더미 구조체는, 상기 확장부 상에 배치되고, 상기 유기 재료를 포함하는 제2 구조체 를 더 포함하는, 유리 기판.
  9. 유리 기판 - 상기 유리 기판은, 제1 재배선 구조체; 상기 제1 재배선 구조체 상에 배치되는 코어 층; 및 상기 코어 층 상의 제2 재배선 구조체 를 포함함 -; 상기 유리 기판 상의 복수의 반도체 다이들; 및 상기 유리 기판 상에서, 상기 복수의 반도체 다이들을 커버하는 몰딩재 를 포함하고, 상기 코어 층은, 유리 코어; 상기 유리 코어를 관통하는 복수의 관통 유리 비아들; 및 상기 유리 코어의 측면들을 둘러싸고, 금속 및 제1 유기 유전체, 중 적어도 하나를 포함하는 더미 구조체 를 포함하는, 반도체 패키지.
  10. 복수의 유리 코어들 및 상기 복수의 유리 코어들 중 각각의 측면들을 둘러싸는 스크라이브 레인을 포함하는 유리 웨이퍼를 제공하는 단계; 상기 복수의 유리 코어들 중 각각 내에 상기 유리 웨이퍼의 제1 면으로부터 리세스된 복수의 홀들을 형성하고, 상기 스크라이브 레인을 따라 상기 유리 웨이퍼의 제1 면으로부터 리세스된 트렌치를 형성하는 단계; 상기 복수의 홀들에 도전 재료를 채워 복수의 관통 유리 비아들을 형성하는 단계; 금속 및 유기 유전체, 중 적어도 하나를 포함하는 더미 구조체를 상기 트렌치 내에 형성하는 단계; 상기 유리 웨이퍼의 제1 면 상에 상부 재배선 구조체를 형성하는 단계; 상기 상부 재배선 구조체 상에 복수의 반도체 다이들을 실장하는 단계; 상기 상부 재배선 구조체 상에서, 몰딩재로 상기 복수의 반도체 다이들을 몰딩하는 단계; 상기 복수의 관통 유리 비아들이 노출되도록, 그리고 상기 더미 구조체가 노출되도록, 상기 유리 웨이퍼의 제2 면을 씨닝(thinning)하는 단계 - 상기 제2 면은 상기 제1 면의 반대 면임 -; 씨닝된 상기 제2 면 상에 하부 재배선 구조체를 형성하는 단계; 및 상기 몰딩재, 상기 상부 재배선 구조체, 상기 더미 구조체, 및 상기 하부 재배선 구조체를 컷팅하여 개별 반도체 패키지를 형성하는 단계 를 포함하는, 반도체 패키지 제조 방법.

Description

유리 기판, 유리 기판을 포함하는 반도체 패키지 및 그 제조 방법{GLASS SUBSTRATE, SEMICONDUCTOR PACKAGE INCLUDING GLASS SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME} 본 개시는 유리 기판, 유리 기판을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다. 반도체 패키지에 대한 소형화 요구에 따라, 미세 간격의 I/O를 형성할 수 있는 유리 기판이 일반 간격의 I/O를 갖는 유기 기판을 대체할 제품으로서 채택되고 있다. 유리 기판을 사용하면, 유기 기판과 반도체 다이 사이에 개재되는 인터포저를 사용하지 않을 수 있어 반도체 패키지의 두께를 줄일 수 있고, 반도체 패키지의 전력 무결성(power integrity; PI) 및 신호 무결성(signal integrity; SI)을 향상시킬 수 있다. 유리 기판이 적용된 반도체 패키지는 유리 웨이퍼(패널) 상에 반도체 다이들을 실장하고 몰딩한 후, 레이저를 사용하여 개별 반도체 패키지 단위로 커팅하는 개별화 공정을 수행하여 제조된다. 그러나, 유리 기판의 유리는 전형적인 취성 재료로서 파괴되기 쉬운 속성을 갖기 때문에, 개별화 공정을 수행하는 과정에서 레이저 커팅 부위의 주위에 미세 균열이 발생하거나, 응력이 작용하는 열 영향부(Heat Affected Zone; HAZ)가 생성될 수 있으며, 이것은 유리 기판의 기계적 특성을 저하시킬 수 있다. 도 1은 일 실시예의 반도체 패키지를 도시한 단면도이다. 도 2는 도 1의 반도체 패키지의 코어 층을 라인 A-A를 따라 잘라 도시한 평면도이다. 도 3 내지 도 23은 도 1의 반도체 패키지를 제조하는 방법을 설명하기 위한 단면도이다. 도 24는 일 실시예의 반도체 패키지를 도시한 단면도이다. 도 25는 도 24의 반도체 패키지의 코어 층을 라인 B-B를 따라 잘라 도시한 평면도이다. 도 26은 일 실시예의 반도체 패키지를 도시한 단면도이다. 도 27은 도 28의 반도체 패키지의 코어 층을 라인 C-C를 따라 잘라 도시한 평면도이다. 도 28은 일 실시예의 반도체 패키지를 도시한 단면도이다. 도 29는 도 28의 반도체 패키지의 코어 층을 라인 D-D를 따라, 그리고 라인 E-E를 따라 잘라 도시한 평면도이다. 도 30은 일 실시예의 반도체 패키지를 도시한 단면도이다. 이하, 첨부한 도면을 참고로 하여 본 개시의 실시예에 대하여 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 붙였다. 또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 개시는 반드시 도시된 바에 한정되지 않는다. 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 만 아니라, 다른 부재를 사이에 두고 "간접적으로 연결"된 것도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다. 또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하, 도면을 참조하여 일 실시예의 유리 기판(유리 인터포저; GS), 유리 기판(GS)을 포함하는 반도체 패키지(100; 100A, 100B, 100C, 100D 및 100E), 및 그 제조 방법을 설명한다. 도 1은 일 실시예의 반도체 패키지(100A)를 도시한 단면도이다. 도 1을 참조하면, 반도체 패키지(100A)는 유리 기판(GS), 제1 범프 구조체(150), 제2 범프 구조체(160), 제1 반도체 다이(170), 제2 반도체 다이(180), 및 몰딩재(190)를 포함할 수 있다. 일 실시예에서, 반도체 패키지(100A)는 2.5D 반도체 패키지를 포함할 수 있다. 2.5D 반도체 패키지에서, 제1 반도체 다이(170)와 제2 반도체 다이(180)는 유리 기판(GS) 상에 배치되고, 유리 기판(GS)은 제1 반도체 다이(170)와 제2 반도체 다이(180)를 서로 전기적으로 연결시키고, 제1 반도체 다이(170)와 제2 반도체 다이(180)를 외부 디바이스에 전기적으로 연결시킬 수 있다. 일 실시예에서, 반도체 패키지(100A)는 팬 아웃 웨이퍼 레벨 패키지(Fan Out Wafer Level Package; FOWLP) 또는 팬 아웃 패널 레벨 패키지(Fan Out Panel Level Package; FOPLP) 기술에 기반하여 제조될 수 있다. 유리 기판(GS)은 외부 접속 구조체(110), 하부 재배선 구조체(제1 재배선 구조체; 120), 코어 층(130), 및 상부 재배선 구조체(제2 재배선 구조체; 140)를 포함할 수 있다. 외부 접속 구조체(110)는 하부 재배선 구조체(120)의 하부면 상에 배치될 수 있다. 외부 접속 구조체(110)는 접속 패드들(111) 및 외부 접속 부재들(112)을 포함할 수 있다. 접속 패드들(111) 중 각각은 하부 재배선 구조체(120)의 제1 비아들(122) 중 상응하는 제1 비아(122)를 외부 접속 부재들(112) 중 상응하는 외부 접속 부재(112)에 전기적으로 연결시킬 수 있다. 외부 접속 부재들(112) 중 각각은 접속 패드들(111) 중 상응하는 접속 패드(111)의 하부에 배치되고, 접속 패드들(111) 중 상응하는 접속 패드(111)에 전기적으로 연결될 수 있다. 외부 접속 부재들(112)은 반도체 패키지(100A)를 외부 디바이스(미도시)에 전기적으로 연결시킬 수 있다. 하부 재배선 구조체(120)는 외부 접속 구조체(110) 상에 배치될 수 있다. 하부 재배선 구조체(120)는 제1 유전체(121), 및 제1 유전체(121) 내의 제1 회로 배선들을 포함할 수 있다. 제1 회로 배선들은 제1 비아들(122), 도전 라인들(123), 및 제2 비아들(124)을 포함할 수 있다. 제1 유전체(121)는 제1 비아들(122), 도전 라인들(123), 및 제2 비아들(124)을 보호하고 절연할 수 있다. 제1 유전체(121)의 상부면에는 코어 층(130)이 배치될 수 있다. 제1 유전체(121)의 하부면에는 외부 접속 구조체(110)가 배치될 수 있다. 제1 비아들(122), 도전 라인들(123), 및 제2 비아들(124)은 아래서부터 순차적으로 배치되고, 신호, 접지, 및 전력 라우팅 경로들을 형성할 수 있다. 도전 라인들(123)은 제1 유전체(121) 내에서 수평 방향으로 연장될 수 있다. 제1 비아들(122) 및 제2 비아들(124)은 제1 유전체(121) 내에서 수직 방향으로 연장될 수 있다. 다른 실시예에서, 더 적거나 더 많은 수의 도전 라인 및 비아를 포함하는 하부 재배선 구조체(120)가 본 개시의 범위에 포함될 수 있다. 코어 층(130)은 하부 재배선 구조체(120) 상에 배치될 수 있다. 코어 층(130)은 유리 코어(131), 관통 유리 비아들(Through Glass Via; TGV; 132), 더미 구조체(133), 절연 층(136), 및 도전 패드들(137)을 포함할 수 있다. 종래에 유기 기판의 코어로 사용되었던 폴리머 재료와 비교하여, 유리 재료를 사용한 유리 코어(131)에는 보다 미세한 회로 패턴을 형성할 수 있다. 따라서, 유리 코어(131)를 사용하여 반도체 패키지를 제조하면, 종래 반도체 패키지에서 미세 간격의 I/O를 갖는 고성능 반도체 다이와 일반 간격의 I/O를 갖는 유기 기판을 연결하기 위해 사용된 인터포저를 사용하지 않을 수 있어, 반도체 패키지의 수직 방향에서의 사이즈를 줄일 수 있다. 일 실시예에서, 유리 코어(131)는 보로실리케이트 유리, 쿼츠, 또는 무알카리 유리를 포함할 수 있다. 관통 유리 비아들(TGV; 132)은 유리 코어(131) 내에 위치할 수 있다. 관통 유리 비아들(TGV; 132)은 유리 코어(131)를 관통할 수 있다. 관통 유리 비아들(TGV; 132)의 측면들은 유리 코어(131)에 의해 둘러싸일 수 있다. 관통 유리 비아들(TGV; 132) 중 각각은 하부 재배선 구조체(120)의 제2 비아들(124) 중 상응하는 제2 비아(124)와 도전 패드들(137) 중 상응하는 도전 패드(137) 사이에 배치될 수 있다. 관통 유리 비아들(TGV; 132) 중 각각은 도전 패드들(137) 중 상응하는 도전 패드(137)를 하부 재배선 구조체(120)의 제2 비아들(124) 중 상응하는 제2 비아(124)에 전기적으로 연결시킬 수 있다. 더미 구조체(133)는 유리 코어(131)의 옆에, 그리고 절연 층(136)의 옆에 배치될 수 있다. 더미 구조체(133)는 유리 코어(131)의 주위에, 그리고 절연 층(136)의 주위에 배치될 수 있다. 더미 구조체(133)는 유리 코어(131)의 측면들 및 절연 층(136)의 측면들을 둘러쌀 수 있다. 더미 구조체(133)는 유리 코어(131)의 측면들 및 절연 층(136)의 측면들을 커버하고 보호할 수 있다. 더미 구조체(133)는 반도체 패키지(100A)의 외부에 노출될 수 있다. 더미 구조체(133)는 제1 반도체 다이(170), 제2 반도체 다이