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KR-20260060676-A - Vertical field effect transistors and methods of fabrication thereof

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Abstract

수직 전계 효과 트랜지스터가 개시된다. 수직 전계 효과 트랜지스터는 기판; 상기 기판 상에 배치되는 드레인 전극; 상기 드레인 전극과 교차하여 상기 기판 상에 배치되는 소스 전극; 및 상기 드레인 전극과 상기 소스 전극 사이에 배치되고, 반데르발스 상호작용에 의해 상기 드레인 전극 및 상기 소스 전극과 결합하는 반도체 박막을 포함한다.

Inventors

  • 유우종
  • 도 반 담

Assignees

  • 성균관대학교산학협력단

Dates

Publication Date
20260506
Application Date
20241025

Claims (15)

  1. 기판; 상기 기판 상에 배치되는 드레인 전극; 상기 드레인 전극과 교차하여 상기 기판 상에 배치되는 소스 전극; 및 상기 드레인 전극과 상기 소스 전극 사이에 배치되고, 반데르발스 상호작용에 의해 상기 드레인 전극 및 상기 소스 전극과 결합하는 반도체 박막을 포함하는 수직 전계 효과 트랜지스터.
  2. 제 1 항에 있어서, 상기 반도체 박막은 상기 드레인 전극 및 상기 소스 전극 각각과 옴 접촉(ohmic contact)하는 수직 전계 효과 트랜지스터.
  3. 제 1 항에 있어서, 상기 반도체 박막은 상기 드레인 전극 및 상기 소스 전극과 접촉하는 제1영역; 상기 제1영역의 일 측에 위치하며, 상기 기판과 접촉하는 제2영역; 및 상기 제1영역의 타 측에 위치하며, 상기 기판과 접촉하는 제3영역을 포함하는 수직 전계 효과 트랜지스터.
  4. 제 1 항에 있어서, 상기 반도체 박막은 0.6 내지 0.7nm의 두께를 가지는 수직 전계 효과 트랜지스터.
  5. 제 4 항에 있어서, 상기 반도체 박막은 0.65nm의 두께를 가지는 수직 전계 효과 트랜지스터.
  6. 제 1 항에 있어서, 상기 반도체 박막은 아연 산화물(ZnO), 몰리브덴 이황화물(MoS 2 ), 텅스텐 디셀레나이드(WSe 2 ), 텅스텐 이황화물(WS 2 ), 몰리브덴 이셀레나이드(MoSe 2 ), 검은 인(BP), 실리콘(Si), 게르마늄(Ge) 중에서 적어도 어느 하나로 제공되는 수직 전계 효과 트랜지스터.
  7. 제 1 항에 있어서, 상기 드레인 전극과 상기 소스 전극은 탄소 나노 튜브 또는 금속 나노 와이어로 제공되는 수직 전계 효과 트랜지스터.
  8. 제1 항에 있어서, 상기 기판의 상면에는 절연막이 형성되되, 상기 절연막은 실리콘 다이옥사이드(SiO 2 ), 하프늄 다이옥사이드(HfO 2 ), 지르코늄 다이옥사이드(ZrO 2 ), 다각형 붕화질화붕소, 금속 산화물 중 어느 하나로 제공되는 수직 전계 효과 트랜지스터.
  9. 기판 상에 드레인 전극을 형성하는 단계; 상기 드레인 전극이 형성된 기판에 반도체 박막을 형성하는 단계; 및 상기 드레인 전극과 교차하는 방향으로 소스 전극을 상기 기판 상에 형성하는 단계를 포함하되, 상기 반도체 박막은 반데르발스 상호작용에 의해 상기 드레인 전극 및 상기 소스 전극과 결합하는 수직 전계 효과 트랜지스터 제조 방법.
  10. 제 9 항에 있어서, 상기 반도체 박막은 상기 드레인 전극 및 상기 소스 전극과 접촉하는 제1영역; 상기 제1영역의 일 측에 위치하며, 상기 기판과 접촉하는 제2영역; 및 상기 제1영역의 타 측에 위치하며, 상기 기판과 접촉하는 제3영역을 포함하는 수직 전계 효과 트랜지스터 제조 방법.
  11. 제 9 항에 있어서, 상기 반도체 박막은 0.6 내지 0.7nm의 두께를 가지는 수직 전계 효과 트랜지스터 제조 방법.
  12. 제 9 항에 있어서, 상기 반도체 박막은 아연 산화물(ZnO), 몰리브덴 이황화물(MoS 2 ), 텅스텐 디셀레나이드(WSe 2 ), 텅스텐 이황화물(WS 2 ), 몰리브덴 이셀레나이드(MoSe 2 ), 검은 인(BP, Black Phosphorus), 실리콘(Si), 게르마늄(Ge) 중에서 적어도 어느 하나가 선택되는 수직 전계 효과 트랜지스터 제조 방법.
  13. 제 9 항에 있어서, 상기 반도체 박막을 형성하는 단계는 CVD 공법, MOCVD 공법, 습식 전사 공법, 건식 전사 공법, ALD 공법 중 어느 하나의 방법으로 상기 반도체 박막을 형성하는 수직 전계 효과 트랜지스터 제조 방법.
  14. 제 9 항에 있어서, 상기 드레인 전극과 상기 소스 전극은 탄소 나노 튜브 또는 금속 나노 와이어로 제공되는 수직 전계 효과 트랜지스터 제조 방법.
  15. 제 9 항에 있어서, 상기 기판의 상면에는 절연막이 형성되되, 상기 절연막은 실리콘 다이옥사이드(SiO 2 ), 하프늄 다이옥사이드(HfO 2 ), 지르코늄 다이옥사이드(ZrO 2 ), 다각형 붕화질화붕소, 금속 산화물 중 어느 하나로 제공되는 수직 전계 효과 트랜지스터 제조 방법.

Description

수직 전계 효과 트랜지스터 및 이의 제조 방법{Vertical field effect transistors and methods of fabrication thereof} 본 발명은 수직 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 짧은 채널 길이로 누설 전류를 방지할 수 있는 수직 전계 효과 트랜지스터 및 이의 제조 방법에 관한 것이다. 트랜지스터(Transistor)는 스위칭 속도의 증가, 전력 소모 감소, 집적도 향상, 비용 절감, 그리고 리소그래피 기술의 발달과 새로운 반도체 소재 및 공정 기술의 발달 등 다양한 요인으로 인해 소형화를 위한 연구와 개발이 활발히 진행되고 있다. 한편, 트랜지스터의 채널 길이를 최소화하여 트랜지스터의 크기를 축소하는 연구는 반도체의 기술 발전과 함께 오랜 역사를 가지며, 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor, VFET), 핀 전계 효과 트랜지스터(FinFET, Fin Field-Effect Transistor), 게이트 올 어라운드 전계효과 트랜지스터(GAAFET, Gate-All-Around FET), Nanosheet (나노시트) 형태의 채널, EUV 리소그라피를 통한 초미세 공정 등 기술의 발전과 새로운 공정 도입에 따라 지속적으로 연구되고 있다. 수직 전계 효과 트랜지스터(Vertical Field Effect Transistor, VFET)는 트랜지스터의 구조를 수직 방향으로 배치하여 성능을 향상시키는 반도체 소자로, 전통적인 평면형 트랜지스터와는 다르게 수직적으로 배열된 구조를 가지고 있으며, 이로 인해 높은 집적도와 성능 향상이 가능하다. 하지만 소스 전극과 드레인 전극 사이의 짧아진 채널 길이로 인해 채널과 전극 간의 전기적 제어가 어려워질 수 있고, 이로 인해 누설 전류 발생 증가하고 전극의 스크리닝 효과가 심각해질 수 있다는 문제점을 가진다. 이에 상기한 문제점들을 해결하기 위한 연구가 요구된다. 도 1은 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터를 나타내는 도면이다. 도 2는 도 1을 X축 방향에서 바라본 단면도이다. 도 3은 도 1의 수직 전계 트랜지스터의 게이트 전위 방향을 나타내는 단면도이다. 도 4는 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터의 제조 방법을 나타내는 순서도이다. 도 5는 본 발명의 실시 예에 따른 수직 전계 효가 트랜지스터의 제조 방법으로 이차원 전이 금속 디칼코게나이드(TMDs, 2D Transition Metal Dichalcogenides) 소재의 반도체 박막을 성장시키는 과정을 나타내는 도면이다. 도 6은 본 발명의 실시 예에 따라 몰리브덴 황화물 반도체 박막이 형성된 수직 전계 효과 트랜지스터의 단면을 전자 현미경으로 관찰한 이미지이다. 도 7은 도 5의 수직 전계 효과 트랜지스터의 I-V (전류-전압)전달 곡선을 나타내는 그래프이다. 도 8은 도 5의 수직 전계 효과 트랜지스터의 I-V 출력 곡선을 나타내는 그래프이다. 이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. 또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다. 도 1은 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터(10)를 나타내는 도면이고, 도 2는 도 1을 X축 방향에서 바라본 단면도이고, 도 3은 도 1의 수직 전계 트랜지스터의 게이트 전위 방향을 나타내는 단면도이다. 도 1 내지 도 3을 참조하면, 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터(10)는 드레인 전극(130)과 반도체 박막(140) 그리고 소스 전극(150)이 적층된 구조로, 게이트 필드 전위가 효과적으로 헤테로젠에서 외부로부터 변조될 수 있으며, 반도체 박막(140)을 통해 소스 전극(150)과 드레인 전극(130) 사이의 수직 전류 흐름을 효과적으로 변조할 수 있다. 또한, 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터(10)는 게이트 필드 전위가 효과적으로 제어되어 온/오프 스위칭이 정밀하게 조절될 수 있다. 본 발명의 실시 예에 따른 수직 전계 효과 트랜지스터(10)는 기판(110), 드레인 전극(130), 소스 전극(150), 반도체 박막(140)을 포함한다. 기판(110)은 전도성소재가 사용되며, 게이트 전극으로 제공된다. 실시 예에 의하면, 기판(110)은 실리콘(Si) 기판이 사용될 수 있다. 기판(110)의 상면에는 절면막(120)이 형성된다. 절연막(120)은 실리콘 다이옥사이드(SiO2), 하프늄 다이옥사이드(HfO2), 지르코늄 다이옥사이드(ZrO2)와 같은 다각형 붕화질화붕소 및 금속 산화물 중 어느 하나로 형성될 수 있다. 드레인 전극(130)은 절연막(120)이 형성된 기판(110) 상에 적층된다. 드레인 전극(130)은 기판(110) 상에서 일 방향으로 형성된다. 드레인 전극(130)은 탄소 나노 튜브(Carbon nanotube, CNT) 또는 금속 나노 와이어로 제조될 수 있다. 소스 전극(150)은 드레인 전극(130)과 절연막(120)이 형성된 기판(110) 상에 적층된다. 소스 전극(150)은 드레인 전극(130)과 교차하는 방향으로 형성된다. 소스 전극(150)은 중심 영역이 드레인 전극(130)과 교차하여 배치되고, 나머지 영역이 절연막(120)이 형성된 기판(110) 상에 적층된다. 소스 전극(150)은 탄소 나노 튜브(Carbon nanotube, CNT) 또는 금속 나노 와이어로 제조될 수 있다. 반도체 박막(140)은 드레인 전극(130)과 소스 전극(150) 사이에 적층된다. 드레인 전극(130)과 절연막(120)이 형성된 기판(110) 상에 반도체 박막(140)이 소정 면적으로 적층된 후 소스 전극(150)이 적층된다. 반도체 박막(140)은 제1영역(141), 제2영역(142) 그리고 제3영역(143)을 포함한다. 제1영역(141)은 반도체 박막(140)의 중심 영역으로, 드레인 전극(130) 및 소스 전극(150) 사이에서 드레인 전극(130) 및 소스 전극(150)과 접촉한다. 제1영역(141)은 반 데르 발스 상호작용에 의해 하부가 드레인 전극(130)과 결합하고, 상부가 소스 전극(150)과 결합된다. 제2영역(142)은 제1영역(141)으로부터 일 방향으로 연장되며, 드레인 전극(130)의 일 측에 위치한다. 제2영역(142)은 절연막(120)이 형성된 기판(110)의 일 영역에 적층된다. 제3영역(143)은 제1영역(141)으로부터 타 방향으로 연장되며, 드레인 전극(130)의 타 측에 위치한다. 제3영역(143)은 절연막(120)이 형성된 기판(110)의 타 영역에 적층된다. 반도체 박막(140)은 제1영역(141)이 드레인 전극(130) 상에 배치되고, 제2영역(142)과 제3영역(143)이 절연막(120)이 형성된 기판(110)과 접촉되어 중심부가 돌출되는 형태를 갖는다. 반도체 박막(140)은 서브 나노 미터의 두께로 제공된다. 실시 예에 의하면, 반도체 박막(140)은 0.6 내지 0.7nm의 두께를 가질 수 있다. 바람직하게는 반도체 박막(140)은 0.65nm의 두께로 제공된다. 반도체 박막(140)은 튜너블 페르미 에너지 레벨 (Tunable Fermi Energy Level)을 가진 반도체 박막 물질, 2차원 물질 또는 산화물 반도체로 제조될 수 있다. 실시 예에 의하면, 반도체 박막(140)은 아연 산화물(ZnO), 몰리브덴 이황화물(MoS2), 텅스텐 디셀레나이드(WSe2), 텅스텐 이황화물(WS2), 몰리브덴 이셀레나이드(MoSe2), 검은 인(BP), 실리콘(Si), 게르마늄(Ge) 중에서 적어도 어느 하나 이상의 재료로 제조될 수 있다. 상술한 수직 전계 효과 트랜지스터(10)는 기판(110) 위에 배열된 드레인 전극(130)과 소스 전극(150)이 교차 배열되고, 드레인 전극(130)과 소스 전극(150) 사이에 반도체 박막(140)이 배열된다. 반도체 박막(140)은 반 데르 발스 상호작용에 의해 드레인 전극(130) 및 소스 전극(150)과 결합한다. 수직 전계 효과 트랜지스터(10)는 반도체 박막(140)이 반 데르 발스