KR-20260060686-A - SEMICONDUCTOR DEVICE

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 하나의 채널을 공유하는 복수의 메모리 다이들을 포함하며, 상기 복수의 메모리 다이들 각각은 하나의 모니터링 패드를 포함하고, 상기 모니터링 패드는 모니터링 라인에 연결되며, 상기 복수의 메모리 다이들은 상기 모니터링 라인을 번갈아가며 점유하면서 소모 전류의 피크 값을 포함하는 전류 모니터링 신호를 상기 모니터링 라인으로 출력하고, 상기 복수의 메모리 다이들 중 하나의 메모리 다이가 상기 모니터링 라인으로 출력하는 상기 전류 모니터링 신호는, 상기 복수의 메모리 다이들 중 나머지 메모리 다이들에 전송되며, 상기 나머지 메모리 다이들 각각은, 상기 하나의 메모리 다이의 소모 전류의 피크 값이 소정의 기준 값 이상이면, 제어 동작을 중단한다.

Inventors

• 유현준
• 문영식
• 이진욱
• 정용택

Assignees

• 삼성전자주식회사

Dates

Publication Date

20260506

Application Date

20241025

Claims (20)

1. 하나의 모니터링 라인에 연결되는 제1 모니터링 패드, 및 제1 전류 모니터링 신호를 상기 제1 모니터링 패드로 출력하는 제1 전류 모니터링 로직을 포함하는 제1 메모리 다이; 및 상기 모니터링 라인에 연결되는 제2 모니터링 패드, 및 제2 전류 모니터링 신호를 상기 제2 모니터링 패드로 출력하는 제2 전류 모니터링 로직을 포함하는 제2 메모리 다이; 를 포함하고, 상기 제1 전류 모니터링 신호는 상기 제1 메모리 다이의 소모 전류의 피크 값을 인코딩한 N비트(N은 2 이상의 자연수)의 제1 전류 데이터를 포함하고, 상기 제2 전류 모니터링 신호는 상기 제2 메모리 다이의 소모 전류의 피크 값을 인코딩한 제2 전류 데이터를 포함하며, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직은 상기 모니터링 라인을 번갈아 가며 점유하고, 상기 제1 전류 모니터링 로직은 상기 모니터링 라인으로 출력되는 상기 제2 전류 모니터링 신호를 이용하여 제1 클럭 신호를 복구하며, 상기 제2 전류 모니터링 로직은 상기 모니터링 라인으로 출력되는 상기 제1 전류 모니터링 신호를 이용하여 제2 클럭 신호를 복구하는, 메모리 장치.
2. 제1항에 있어서, 상기 제1 전류 모니터링 신호 및 상기 제2 전류 모니터링 신호 각각은, 한 번의 주기 내에서 제1 전압 및 상기 제1 전압보다 큰 제2 전압 사이에서 스윙하거나, 상기 제1 전압 및 상기 제1 전압보다 크고 상기 제2 전압보다 작은 적어도 하나의 중간 전압 사이에서 스윙하는, 메모리 장치.
3. 제2항에 있어서, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직은 상기 모니터링 라인을 N번의 주기 동안 순차적으로 반복하여 점유하며, 상기 N번의 주기 각각에서 상기 N비트를 1비트씩 출력하는, 메모리 장치.
4. 제2항에 있어서, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직은 상기 모니터링 라인을 N+1번의 주기 동안 순차적으로 반복하여 점유하며, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직 각각은, 상기 N+1번의 주기 중 첫번째 주기에서 기준 신호를 출력하고, 상기 N+1번의 주기 중 상기 첫번째 주기를 제외한 나머지 N번의 주기에서 상기 N비트를 1비트씩 나타내는 유효 신호를 출력하는, 메모리 장치.
5. 제4항에 있어서, 상기 적어도 하나의 중간 전압은 제3 전압, 및 상기 제3 전압보다 큰 제4 전압을 포함하고, 상기 기준 신호는 상기 첫번째 주기 동안 상기 제1 전압과 상기 제2 전압 사이에서 스윙하며, 상기 유효 신호는 상기 나머지 N번의 주기 각각에서 상기 제1 전압과 제3 전압 또는 상기 제1 전압과 제4 전압 사이에서 스윙하는, 메모리 장치.
6. 제1항에 있어서, 상기 제1 전류 모니터링 신호 및 상기 제2 전류 모니터링 신호 각각은, 제1 전압 및 상기 제1 전압보다 큰 제2 전압 사이에서 스윙하는 신호인, 메모리 장치.
7. 제6항에 있어서, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직은 상기 모니터링 라인을 N번의 주기 동안 순차적으로 반복하여 점유하며, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직 각각은, 상기 N번의 주기 중 첫번째 주기에서 기준 신호를 출력하고, 상기 N번의 주기 중 상기 첫번째 주기를 제외한 나머지 주기에서 상기 N비트를 나타내는 유효 신호를 출력하는, 메모리 장치.
8. 제7항에 있어서, 상기 기준 신호는 상기 제1 전압과 상기 제2 전압 사이에서 스윙하는 RZ(Return to Zero) 신호이며, 상기 유효 신호는 상기 제1 전압과 상기 제2 전압 사이에서 스윙하는 멀티 레벨 신호인, 메모리 장치.
9. 제6항에 있어서, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직은 상기 모니터링 라인을 N+1번의 주기 동안 순차적으로 반복하여 점유하며, 상기 제1 전류 모니터링 로직 및 상기 제2 전류 모니터링 로직 각각은, 상기 N+1번의 주기 중 첫번째 주기에서 기준 신호를 출력하고, 상기 N+1번의 주기 중 상기 첫번째 주기를 제외한 나머지 N번의 주기에서 상기 N비트를 1비트씩 나타내는 유효 신호를 출력하는, 메모리 장치.
10. 제9항에 있어서, 상기 기준 신호와 상기 유효 신호 각각은 상기 제1 전압과 상기 제2 전압 사이에서 스윙하는 RZ 신호인, 메모리 장치.
11. 제1항에 있어서, 상기 제1 전류 데이터의 마지막 비트가 상기 모니터링 라인으로 출력된 이후 상기 제2 전류 데이터의 첫번째 비트가 상기 모니터링 라인으로 출력되기 이전에, 상기 제1 메모리 다이는 송신 모드에서 수신 모드로 전환하고, 상기 제2 메모리 다이는 수신 모드에서 송신 모드로 전환하는, 메모리 장치.
12. 패키지 기판; 및 상기 패키지 기판에 실장되며 하나의 채널을 공유하는 복수의 메모리 다이들; 을 포함하며, 상기 복수의 메모리 다이들 각각은 상기 채널과 전기적으로 분리되는 하나의 모니터링 패드를 포함하고, 상기 모니터링 패드는 하나의 모니터링 라인에 연결되며, 상기 복수의 메모리 다이들은 상기 모니터링 라인을 번갈아가며 점유하면서 소모 전류의 피크 값을 인코딩한 전류 데이터를 포함하는 전류 모니터링 신호를 상기 모니터링 라인으로 출력하는, 메모리 장치.
13. 제12항에 있어서, 상기 복수의 메모리 다이들 각각은, 상기 모니터링 패드와 연결되는 전류 모니터링 로직을 포함하는, 메모리 장치.
14. 제13항에 있어서, 상기 전류 모니터링 신호는 소정의 주기를 갖는 신호이며, 상기 복수의 메모리 다이들 각각의 상기 전류 모니터링 회로는, 두 번 이상의 주기들 동안 상기 모니터링 라인으로 상기 전류 모니터링 신호를 출력하는, 메모리 장치.
15. 제14항에 있어서, 상기 복수의 메모리 다이들 각각의 상기 전류 모니터링 회로는, 상기 두 번 이상의 주기들 중 첫번째 주기에서 기준 신호를 출력하고, 상기 첫번째 주기 이후의 나머지 주기에서 상기 전류 데이터를 포함하는 유효 신호를 출력하며, 상기 기준 신호의 스윙 범위는 상기 유효 신호의 스윙 범위 이상인, 메모리 장치.
16. 제15항에 있어서, 상기 유효 신호는 펄스 진폭 변조된 멀티 레벨 신호인, 메모리 장치.
17. 제12항에 있어서, 상기 패키지 기판의 제1면 위에 상기 복수의 메모리 다이들이 실장되고, 상기 패키지 기판은 상기 제1면과 마주하는 제2면에 배치되는 복수의 솔더 볼들을 포함하며, 상기 모니터링 라인은 상기 복수의 솔더 볼들과 전기적으로 분리되는, 메모리 장치.
18. 하나의 채널을 공유하는 복수의 메모리 다이들; 을 포함하며, 상기 복수의 메모리 다이들 각각은 하나의 모니터링 패드를 포함하고, 상기 모니터링 패드는 하나의 모니터링 라인에 연결되며, 상기 복수의 메모리 다이들은 상기 모니터링 라인을 번갈아가며 점유하면서 소모 전류의 피크 값을 포함하는 전류 모니터링 신호를 상기 모니터링 라인으로 출력하고, 상기 복수의 메모리 다이들 중 하나의 메모리 다이가 상기 모니터링 라인으로 출력하는 상기 전류 모니터링 신호는, 상기 복수의 메모리 다이들 중 나머지 메모리 다이들에 전송되며, 상기 나머지 메모리 다이들 각각은, 상기 하나의 메모리 다이의 소모 전류의 피크 값이 소정의 기준 값 이상이면, 제어 동작을 중단하는, 메모리 장치.
19. 제18항에 있어서, 상기 나머지 메모리 다이들 각각은, 상기 제어 동작을 중단한 후 소정의 기준 시간이 경과하면, 상기 제어 동작을 재개하는, 메모리 장치.
20. 제18항에 있어서, 상기 나머지 메모리 다이들 각각은, 상기 제어 동작을 중단한 후 상기 하나의 메모리 다이의 소모 전류의 피크 값이 상기 기준 값보다 작게 감소하면, 상기 제어 동작을 재개하는, 메모리 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE} 본 발명은 반도체 장치에 관한 것이다. 메모리 장치는 데이터를 저장하고 지우거나, 저장된 데이터를 읽어와서 외부로 전송하는 기능을 제공할 수 있다. 메모리 장치는 하나로 패키징된 복수의 메모리 다이들을 포함할 수 있으며, 메모리 장치에 포함되는 메모리 다이들 중 일부는 외부의 메모리 컨트롤러 등과 통신하기 위한 채널을 공유할 수 있다. 채널을 공유하는 메모리 다이들 중 하나에서 소모 전류가 과도하게 증가하는 경우, 메모리 장치의 소모 전력이, 메모리 장치에 전원 전압을 공급하는 전원 회로가 공급할 수 있는 유효 전력 범위를 초과할 수 있다. 따라서, 메모리 장치 및/또는 메모리 장치를 포함하는 시스템의 성능이 저하되고, 의도치 않은 오동작이나 데이터 손실 등이 발생할 수 있다. 도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 블록도들이다. 도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 장치에 포함되는 메모리 다이들의 동작을 설명하기 위해 제공되는 도면들이다. 도 6은 본 발명의 일 실시예에 따른 메모리 다이를 간단하게 나타낸 블록도이다. 도 7 내지 도 9는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다. 도 10 내지 도 12는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다. 도 13은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다. 도 14는 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면이다. 도 15 및 도 16은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다. 도 17 및 도 18은 본 발명의 일 실시예에 따른 메모리 장치의 동작을 설명하기 위해 제공되는 도면들이다. 이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 도 1은 본 발명의 일 실시예에 따른 메모리 장치를 간단하게 나타낸 도면이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(10)는 복수의 메모리 다이들(11-18) 및 패키지 기판(20)을 포함할 수 있다. 복수의 메모리 다이들(11-18)은 패키지 기판(20)의 상면 위에 적층 구조로 실장되며, 패키지 기판(20)의 하면에는 복수의 솔더 볼들(22)이 형성될 수 있다. 패키지 기판(20)의 상면에는, 복수의 메모리 다이들(11-18)을 커버하는 보호층(21)이 형성될 수 있다. 도 1에 도시한 일 실시예에서, 복수의 메모리 다이들(11-18)은 일 방향을 따라 계단 형상을 형성하며 적층될 수 있다. 제1 내지 제4 메모리 다이들(11-14)은 제1 방향으로 계단 형상을 형성하며 적층되고, 제5 내지 제8 메모리 다이들(15-18)은 제1 방향의 반대 방향에서 계단 형상을 형성하며 적층될 수 있다. 제1 내지 제4 메모리 다이들(11-14)은 제1 와이어(W1)에 의해 패키지 기판(20)의 상면 위로 노출된 패드(23)와 연결되며, 제5 내지 제8 메모리 다이들(15-18)은 제2 와이어(W2)에 의해 패키지 기판(20)의 상면 위로 노출된 패드(24)와 연결될 수 있다. 복수의 메모리 다이들(11-18)의 적층 구조는 도 1에 도시한 바와 같이 한정되지 않는다. 예를 들어, 복수의 메모리 다이들(11-18)은 수직 방향으로 적층되며, 복수의 메모리 다이들(11-18) 중 적어도 일부를 관통하는 쓰루 실리콘 비아 구조체들에 의해 패키지 기판(20)과 전기적으로 연결될 수 있다. 상기와 같은 실시예의 구조에서, 메모리 장치(10)는 와이어들(W1, W2)을 포함하지 않을 수 있다. 도 1에 도시한 일 실시예에서, 제1 내지 제4 메모리 다이들(11-14)이 제1 채널을 공유하고, 제5 내지 제8 메모리 다이들(15-18)이 제2 채널을 공유할 수 있다. 제1 채널과 제2 채널 각각은, 커맨드 신호, 어드레스 신호, 데이터 신호, 칩 인에이블 신호, 쓰기/읽기 인에이블 신호 등을 전송하기 위한 신호 경로들을 포함할 수 있다. 제1 채널을 공유하는 제1 내지 제4 메모리 다이들(11-14)은 하나의 모니터링 라인을 통해 소모 전류의 피크 값을 서로 모니터링할 수 있다. 또한 제2 채널을 공유하는 제5 내지 제8 메모리 다이들(15-18) 역시 하나의 모니터링 라인을 통해 소모 전류의 피크 값을 서로 모니터링할 수 있다. 모니터링 라인들은 제1 채널 및 제2 채널과 전기적으로 분리되며, 패키지 기판(20)의 하면에 형성되는 솔더 볼들(22)과도 전기적으로 분리될 수 있다. 일례로, 제1 내지 제4 메모리 다이들(11-14)은 하나의 모니터링 라인을 통해 소모 전류의 피크 값을 번갈아 가면서 순서대로 출력할 수 있다. 제1 메모리 다이(11)가 소모 전류의 피크 값을 출력하면, 제2 내지 제4 메모리 다이들(12-14)은 제1 메모리 다이(11)의 소모 전류의 피크 값을 모니터링하면서 제어 동작의 실행 여부 및 제어 동작의 실행 시점 등을 제어할 수 있다. 예를 들어, 제1 내지 제4 메모리 다이들(11-14) 중 둘 이상의 메모리 다이들 각각에서 큰 전류를 소모하는 동작을 실행할 경우, 메모리 장치(10)의 소모 전력이, 전원 회로가 메모리 장치(10)에 공급할 수 있는 전력의 유효 범위를 초과할 수 있다. 이 경우, 메모리 장치(10) 및/또는 메모리 장치(10)를 포함하는 시스템의 성능이 저하되거나 일시적으로 동작이 중단되는 등의 현상이 나타날 수 있다. 본 발명의 일 실시예에서는, 하나의 채널을 공유하는 메모리 다이들(11-18) 각각이 소모 전류의 피크 값을 서로 모니터링함으로써 상기와 같은 현상을 효과적으로 억제할 수 있다. 예를 들어, 제1 메모리 다이(11)에서 상대적으로 큰 전류를 소모하는 제어 동작, 예를 들어 프로그램 동작, 소거 동작 등이 실행되는 경우, 제2 내지 제4 메모리 다이들(12-14) 각각은 제1 메모리 다이(11)의 소모 전류의 피크 값을 참조하여, 제어 동작을 잠시 중단한 후 다시 재개할 수 있다. 따라서, 전원 회로가 메모리 장치(10)에 공급가능한 전력의 유효 범위를 초과하지 않도록, 메모리 장치(10)의 소모 전력이 관리될 수 있다. 본 발명의 일 실시예에서는, 채널을 공유하는 메모리 다이들(11-18)이 별도의 클럭 신호 없이 소모 전류의 피크 값을 하나의 모니터링 라인을 통해 서로 모니터링할 수 있다. 따라서, 소모 전류의 피크 값을 서로 모니터링하고 공유하기 위한 별도의 클럭 라인이 필요 없으며, 모니터링 라인과 연결되는 하나의 패드를 메모리 다이들(11-18) 각각에 추가하는 것만으로 메모리 다이들(11-18) 각각이 다른 메모리 다이들(11-18)의 소모 전류를 모니터링할 수 있다. 도 2 및 도 3은 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 시스템을 간단하게 나타낸 블록도들이다. 먼저 도 2를 참조하면, 본 발명의 일 실시예에 따른 시스템(30)은 메모리 컨트롤러(40)와 메모리 장치(50)를 포함할 수 있다. 메모리 장치(50)는 복수의 메모리 다이들(51-58)을 포함하며, 메모리 컨트롤러(40)는 복수의 채널들(CH1, CH2)을 통해 복수의 메모리 다이들(51-58)과 연결될 수 있다. 도 2에 도시한 일 실시예에서, 메모리 컨트롤러(40)는 제1 채널(CH1)을 통해 제1 내지 제4 메모리 다이들(51-54)과 연결되고, 제2 채널(CH2)을 통해 제5 내지 제8 메모리 다이들(55-58)과 연결될 수 있다. 제1 채널(CH1)과 제2 채널(CH2) 각각은 신호가 전송되는 복수의 신호 경로들을 포함할 수 있다. 일례로, 제1 채널(CH1)과 제2 채널(CH2) 각각은 칩 인에이블 신호, 쓰기/읽기 인에이블 신호, 데이터 신호, 데이터 스트로브 신호, 커맨드 신호, 어드레스 신호 등을 전송하기 위한 복수의 신호 경로들을 포함할 수 있다. 본 발명의 일 실시예에서, 복수의 메모리 다이들(51-58) 각각은, 다른 메모리 다이들(51-58)의 소모 전류를 모니터링하는 전류 모니터링 로직을 포함할 수 있다. 예를 들어, 제1 채널(CH1)을 공유하는 제1 내지 제4 메모리 다이들(51-54) 각각은 하나의 모니터링 라인에 공통으로 연결되며, 모니터링 라인을 통해 순서대로 번갈아 가면서 소모 전류의 피크 값을 출력할 수 있다. 일례로, 제1 내지 제4 메모리 다이들(51-54) 각각이 모니터링 라인으로 출력하는 소모 전류의 피크 값을, 다른 메모리 다이들(51-54)이 모니터링할 수 있다. 예를 들어, 제1 내지 제3 메모리 다이들(51-53)은 제4 메모리 다이(54)가 모니터링 라인으로 출력하는 소모 전류의 피크 값을 모니터링할 수 있다. 메모리 다이들(51-58) 각각은, 소모 전류의 피크 값을 모니터링한 결과를 참조하여 제어 동작의 실행을 중단 및/또는 연기할 수 있다. 일례로, 제4 메모리 다이(54)가 모니터링 라인으로 출력하는 소모 전류의 피크 값이 소정의 기준 값보다 크면, 제1 내지 제3 메모리 다이들(51-53) 각각은 제어 동작의 실행을 중단 및/또는 연기할 수 있다. 따라서, 메모리 장치(50)의 전체 소모 전력이 허용 가능한 소모 전력의 최대값을 초과하지 않는 범위로 제어될 수 있다. 도 3을 참조하면, 본 발명의 일 실시예에 따른 시스템(100)은 메모리 컨트롤러(110)와 메모리 다이(120)를 포함할 수 있다. 메모리 다이(120)는 앞서 도 2를 참조하여 설명한 메모리 장치(50)에 포함되는 복수의 메모리 다이들(51-58) 중 하나일 수 있다. 메모리 다이(120)는 셀 영역(121), 주변 회로 영역(123), 메모리 인터페이스 회로(125), 전류 모니터링 로직(127) 등을 포함할 수 있다. 메모리 인터페이스 회로(125)는 메모리 컨트롤러(110)의 컨트롤러 인터페이스 회로(115)와 연결될 수 있다. 메모리 인터페이스 회로(125)는 복수의 패드들을 통해 컨트롤러 인터페이스 회로(115)로부터 칩 인에이블 신호(nCE), 쓰기 인에이블 신호(nW