Search

KR-20260060794-A - METHOD OF FABRICATING SEMICONDUCTOR PACKAGE

KR20260060794AKR 20260060794 AKR20260060794 AKR 20260060794AKR-20260060794-A

Abstract

단순화된 반도체 패키지 제조 방법이 제공된다. 몇몇 실시예에 따른 반도체 패키지 제조 방법은, 캐리어 기판 상에 제1 재배선 구조체를 형성하고, 상기 제1 재배선 구조체 상에 복수의 관통 홀을 포함하는 마스크를 배치하고, 상기 복수의 관통 홀 내에 상기 제1 재배선 구조체와 전기적으로 연결되는 복수의 배선 포스트를 형성하고, 상기 마스크를 제거하고, 상기 복수의 배선 포스트 사이에 상기 제1 재배선 구조체와 연결되는 제1 칩을 형성하는 것을 포함한다.

Inventors

  • 정찬호

Assignees

  • 삼성전자주식회사

Dates

Publication Date
20260506
Application Date
20241025

Claims (10)

  1. 캐리어 기판 상에 제1 재배선 구조체를 형성하고, 상기 제1 재배선 구조체 상에 복수의 관통 홀을 포함하는 마스크를 배치하고, 상기 복수의 관통 홀 내에 상기 제1 재배선 구조체와 전기적으로 연결되는 복수의 배선 포스트를 형성하고, 상기 마스크를 제거하고, 상기 복수의 배선 포스트 사이에 상기 제1 재배선 구조체와 연결되는 제1 칩을 형성하는 것을 포함하는 반도체 패키지 제조 방법.
  2. 제1 항에 있어서, 상기 제1 재배선 구조체 상에 상기 마스크를 배치하는 것은, 상기 제1 재배선 구조체 상에 접착층을 형성하고, 상기 접착층 상에 상기 마스크를 배치하는 것을 포함하는, 반도체 패키지 제조 방법.
  3. 제2 항에 있어서, 상기 복수의 배선 포스트를 형성하는 것은, 상기 복수의 관통 홀을 통해 노출된 상기 접착층을 제거하고, 상기 접착층이 제거된 부분을 포함하는 상기 복수의 관통 홀 내에 상기 복수의 배선 포스트를 형성하는 것을 포함하는, 반도체 패키지 제조 방법.
  4. 제1 항에 있어서, 상기 마스크는 유리(glass) 및 실리콘 중 적어도 하나를 포함하는, 반도체 패키지 제조 방법.
  5. 제1 항에 있어서, 상기 마스크는 단일막 구조를 가지는, 반도체 패키지 제조 방법.
  6. 캐리어 기판 상에 제1 재배선 구조체를 형성하고, 상기 제1 재배선 구조체 상에 접착층을 형성하고, 상기 접착층 상에 복수의 관통 홀이 기성형된 마스크를 배치하고, 상기 복수의 관통 홀 내에 노출된 상기 접착층을 제거하여 상기 복수의 관통 홀을 연장하고, 상기 복수의 관통 홀 내에 상기 제1 재배선 구조체와 전기적으로 연결되는 복수의 배선 포스트를 형성하고, 상기 마스크 및 상기 접착층을 제거하는 것을 포함하는, 반도체 패키지 제조 방법.
  7. 제6 항에 있어서, 상기 마스크는 포토 레지스트 물질을 비포함하는, 반도체 패키지 제조 방법.
  8. 제6 항에 있어서, 상기 복수의 관통 홀 내에 노출된 상기 접착층을 제거하는 것은, 상기 복수의 관통 홀 내에 레이저를 조사하여 상기 접착층을 제거하는 것을 포함하는, 반도체 패키지 제조 방법.
  9. 캐리어 기판 상에 제1 재배선 구조체를 형성하고, 상기 제1 재배선 구조체 상에 씨드층을 형성하고, 상기 씨드층 상에 접착층을 형성하고, 상기 접착층 상에 복수의 관통 홀을 포함하는 마스크를 배치하고, 상기 복수의 관통 홀 내에 노출된 상기 접착층을 제거하여 상기 복수의 관통 홀 내에서 상기 씨드층이 노출되도록 상기 복수의 관통 홀을 연장하고, 상기 복수의 관통 홀 내에 상기 제1 재배선 구조체와 전기적으로 연결되는 복수의 배선 포스트를 형성하고, 상기 마스크 및 상기 접착층을 제거하고, 상기 복수의 배선 포스트를 이용하여 상기 씨드층을 패터닝하고, 상기 복수의 배선 포스트 사이에 상기 제1 재배선 구조체와 연결되는 제1 칩을 형성하고, 상기 제1 칩과 상기 복수의 배선 포스트를 감싸는 몰딩막을 형성하고, 상기 몰딩막 상에 상기 복수의 배선 포스트와 연결되는 제2 재배선 구조체를 형성하고, 상기 제2 재배선 구조체 상에 상기 제2 재배선 구조체와 연결되는 제2 칩을 형성하는 것을 포함하는, 반도체 패키지 제조 방법.
  10. 제9 항에 있어서, 상기 복수의 배선 포스트를 이용하여 상기 씨드층을 패터닝하는 것은, 상기 복수의 배선 포스트와 중첩되는 부분을 제외한 상기 씨드층의 나머지 부분을 제거하는 것을 포함하는, 반도체 패키지 제조 방법.

Description

반도체 패키지 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR PACKAGE} 본 발명은 반도체 패키지 제조 방법에 관한 것이다. 전자 산업의 발달로 인하여, 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 하나의 패키지 배선 구조체에 여러 반도체 칩들을 적층하여 실장하거나, 패키지 위에 패키지를 적층하는 방법이 이용될 수 있다. 예를 들어, 패키지 인 패키지(PIP; package-in-package)형 반도체 패키지 또는 패키지 온 패키지(POP; package-on-package)형 반도체 패키지가 이용될 수 있다. 한편, 반도체 패키지의 고집적화에 따라 반도체 패키지를 제조하는 과정이 복잡해지면서 반도체 패키지 제조의 비용과 시간이 증가하고 있다. 도 1 내지 도 15는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계를 나타내는 도면들이다. 도 1은 몇몇 실시예들에 따라 캐리어 기판 상에 제1 접착층 및 제1 재배선 구조체가 형성된 상태를 나타내는 예시적 도면이다. 도 2는 몇몇 실시예들에 따라 제1 재배선 구조체 상에 씨드층이 형성된 상태를 나타내는 예시적인 도면이다. 도 3은 몇몇 실시예들에 따라 씨드층 상에 제2 접착층이 형성된 상태를 나타내는 예시적인 도면이다. 도 4는 몇몇 실시예들에 따라 복수의 관통 홀을 포함하는 마스크를 제1 재배선 구조체 및 제2 접착층 상에 배치된 상태를 나타내는 예시적인 도면이다. 도 5는 몇몇 실시예들에 따라 복수의 관통 홀을 통해 노출된 제2 접착층이 제거된 상태를 나타내는 예시적인 도면이다. 도 6은 몇몇 실시예들에 따라 복수의 관통 홀 내에 복수의 배선 포스트가 형성된 상태를 나타내는 예시적인 도면이다. 도 7은 몇몇 실시예들에 따라 마스크가 제거된 상태를 나타내는 예시적인 도면이다. 도 8은 몇몇 실시예들에 따라 제2 접착층이 제거된 상태를 나타내는 예시적인 도면이다. 도 9는 몇몇 실시예들에 따라 패터닝된 씨드층을 나타내는 예시적인 도면이다. 도 10은 몇몇 실시예들에 따라 복수의 배선 포스트 사이에 제1 칩이 형성된 상태를 나타내는 예시적인 도면이다. 도 11은 몇몇 실시예들에 따라 몰딩막이 형성된 상태를 나타내는 예시적인 도면이다. 도 12는 몇몇 실시예들에 따라 몰딩막 상에 제2 재배선 구조체가 형성된 상태를 나타내는 예시적인 도면이다. 도 13은 몇몇 실시예들에 따라 제2 재배선 구조체 상에 제2 칩이 형성된 상태를 나타내는 예시적인 도면이다. 도 14는 몇몇 실시예들에 따라 캐리어 기판 및 제1 접착층이 제거된 상태를 나타내는 예시적인 도면이다. 도 15는 몇몇 실시예들에 따라 제1 재배선 구조체의 하부에 외부 접속 단자가 형성된 상태를 나타내는 예시적인 도면이다. 실시예들에 대한 상세한 설명에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념으로 적절하게 정의할 수 있다는 원칙에 입각하여 본 개시의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다. 따라서 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 개시의 가장 바람직한 실시예에 불과할 뿐, 본 개시의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 이하의 설명에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함하다" 또는 "구성하다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 본 명세서에서, 단수 표현은 문맥상 명백하게 다르게 뜻하지 않는 이상 복수의 표현을 포함한다. 또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는 데 사용될 수 있지만, 상기 구성요소는 상기 용어들에 의해 한정되지 않으며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 본 발명의 기술적 사상에 속하는 범위에서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 또한, 본 도면에서, 구성요소들의 형상과 크기 등은 명확한 설명을 강조하게 위해 과장된 것일 수 있다. 또한, 이하의 설명에서 상측, 상부, 하측, 하부, 측면, 전면, 후면 등의 표현은 도면에 도시된 방향을 기준으로 표현한 것이며, 해당 대상의 방향이 변경되면 다르게 표현될 수 있음을 미리 밝혀둔다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다. 도 1 내지 도 15는 몇몇 실시예들에 따른 반도체 패키지 제조 방법을 설명하기 위한 중간 단계를 나타내는 도면들이다. 도 1을 참조하면, 몇몇 실시예들에 따른 반도체 패키지 제조 방법은 캐리어 기판(10) 상에 제1 접착층(12) 및 제1 재배선 구조체(110)를 형성하는 것을 포함할 수 있다. 제1 접착층(12) 및 제1 재배선 구조체(110)는 캐리어 기판(10) 상에 순차적으로 형성될 수 있다. 제1 재배선 구조체(110)는 제1 접착층(12) 상에 형성될 수 있다. 몇몇 실시예에 따르면, 캐리어 기판(10)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(10)은 반도체 패키지를 제조하는 과정에서 제1 접착층(12) 및 제1 재배선 구조체(110) 등이 임의로 형성되는 서포트 기판일 수 있다. 몇몇 실시예에 따르면, 제1 접착층(12)은 감광성 절연물(photoimageable dielectric, PID)을 포함할 수 있다. 예를 들어, 제1 접착층(12)은 감광성 폴리 이미드, 폴리벤조옥사졸(PBO), 페놀계 폴러머 또는 벤조시클로부텐계 폴리머 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에 따르면, 제1 재배선 구조체(110)는 패키지용 배선 구조체일 수 있다. 예를 들어, 제1 재배선 구조체(110)는 인쇄 회로 기판(PCB; Printed Circuit Board), 세라믹 기판 또는 인터포저(interposer)일 수 있다. 다른 예를 들어, 제1 재배선 구조체(110)는 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 배선 구조체일 수 있음은 물론이다. 또다른 예를 들어, 제1 재배선 구조체(110)는 팬 아웃 패키지의 전면 재배선층(front redistribution layer, FRDL)일 수 있다. 몇몇 실시예에 따르면, 제1 재배선 구조체(110)는 제1 재배선 금속층(111), 제1 절연막(112) 및 본딩 패드(115)를 포함할 수 있다. 몇몇 실시예에 따르면, 제1 재배선 금속층(111)은 제1 절연막(112) 내에 배치될 수 있다. 제1 재배선 금속층(111)은 배선 패턴 및 각각의 배선 패턴을 연결하는 배선 비아를 포함할 수 있다. 예를 들어, 제1 재배선 금속층(111)은 2개 이상의 배선 패턴 또는 2개 이상의 배선 비아가 번갈아 적층되는 다층 구조일 수 있다. 배선 패턴은 도전 구성 요소 사이의 수평적 연결을 위한 부분이고, 배선 비아는 도전 구성 요소 사이의 수직적 연결을 위한 부분일 수 있다. 예를 들어, 배선 패턴은 캐리어 기판(10)에 평행하는 수평 방향으로 연장할 수 있다. 배선 비아는 캐리어 기판(10)에 수직하는 수직 방향으로 이격된 배선 패턴을 연결할 수 있다. 몇몇 실시예에서, 제1 재배선 금속층(111)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 재배선 금속층(111)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있지만, 이에 한정되는 것은 아니다. 몇몇 실시예에 따르면, 제1 재배선 구조체(110)가 인쇄 회로 기판인 경우에, 제1 절연막(112)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 제1 절연막(112)은 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 몇몇 실시예에 따르면, 제1 절연막(112)은 감광성 절연물(Photoimageable dielectric)을 포함할 수 있다. 예를 들어, 제1 절연막(112)은 감광성 폴리머를 포함할 수 있다. 감광성 폴리머는 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머 및 벤조 시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나로 형성될 수 있다. 다른 예로, 제1 절연막(112)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다. 도 1에서는 제1 절연막(112)이 단일막인 것으로 도시하였으나, 이와 달리 제1 절연막(112)은 적층된 복수의 절연막을 포함할 수 있다. 복수의 절연막 각각은 후술할 제1 재배선 금속층(111)을 둘러쌀 수 있다. 도시되진 않았으나, 제1 절연막(112)의 표면은 솔더레지스트에 의해서 커버될 수 있다. 예를 들어, 제1 절연막(112)의 표면에 패시베이션막이 형성될 수 있다. 제1 절연막(112)의 표면에 형성된 패시베이션막은 제1 재배선 금속층(111)과 다른 구조물들을 외부 충격이나 습기로부터 보호할 수 있다. 패시베이션막은 솔더레지스트를 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되